基于AD7762和FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計

摘要 為了滿足音頻數(shù)據(jù)采集過程中對頻率和分辨率等技術(shù)指標的要求，設(shè)計了一種高速數(shù)據(jù)采集裝置。文中設(shè)計采用Altera公司的Cvclone系列FPGA芯片EP1C4F400在QuartusⅡ環(huán)境下使用Verilog語言控制ADI公司的AD7762A／D轉(zhuǎn)換器實現(xiàn)數(shù)據(jù)采集。通過串口將數(shù)據(jù)傳給上位機，完成數(shù)據(jù)分析和顯示功能FPGA控制整個系統(tǒng)的采集時序。
關(guān)鍵詞 數(shù)據(jù)采集；AD7762；FPGA；寄存器控制；串口

隨著通信技術(shù)的發(fā)展，通信業(yè)務(wù)不斷擴大，人們越來越重視高速數(shù)據(jù)采集和處理技術(shù)。數(shù)據(jù)采集系統(tǒng)主要包括增益放大器、A／D模數(shù)轉(zhuǎn)換器、功能控制端。文中設(shè)計了一種以FPGA為控制核心，用于控制A／D的轉(zhuǎn)換時序及數(shù)據(jù)傳輸?shù)母咚贁?shù)據(jù)采集系統(tǒng)。

1 系統(tǒng)總體結(jié)構(gòu)
設(shè)計系統(tǒng)以FPGA芯片EP1C4F400作為采集系統(tǒng)的核心控制單元，采用模數(shù)轉(zhuǎn)換芯片AD7762作為數(shù)據(jù)采集的核心模塊。由A／D轉(zhuǎn)換后產(chǎn)生的數(shù)字信號通過串口傳輸?shù)缴衔粰C，由上位機對數(shù)據(jù)進行一系列分析。該系統(tǒng)主要南前端處理模塊、A／D轉(zhuǎn)換控制模塊、FIFO緩存模塊及串口模塊組成，系統(tǒng)如圖1所示。

2 硬件設(shè)計
2．1 模數(shù)轉(zhuǎn)換模塊AD7762
AD7762是ADI公司近年推出的一款高性能、低功耗、并行24位Sigma-Delta模數(shù)轉(zhuǎn)換芯片ADC。寬輸入帶寬，在625 khit·s-1時信噪比為106 dB的高速Sigma-Delta轉(zhuǎn)換，使得其能夠高速獲得數(shù)據(jù)。片上集成用于信號緩沖的差分放大器，低通數(shù)字FIR數(shù)字濾波器，需要最少的外圍設(shè)備。另外，AD7762還提供了可編程的采樣速率和可調(diào)整的FIR數(shù)字濾波。AD7762要求在無復(fù)雜的前后端信號處理設(shè)計中有較高的SNR。
在應(yīng)用正常模式下，為實現(xiàn)指定性能，差分放大器需要被配置為前端平滑濾波器，前端使用低噪聲，高性能的運算放大器對其進行配置，實現(xiàn)單端信號轉(zhuǎn)差分號，然后驅(qū)動AD7762。運算放大器使AD8021，差分放大器使用AD8138。信號由AD8021運算放大器輸入端口接入，根據(jù)A／D輸人信號的幅度標準進行輸入信號幅度的調(diào)整，經(jīng)由AD8138差分放大器進行單端轉(zhuǎn)差分處理，之后送入模數(shù)轉(zhuǎn)換器中。其電路實現(xiàn)如圖2所示。

AD7762有許多用戶可編程寄存器?？刂萍拇嫫饔糜谠O(shè)置濾波頻率、濾波器配置、時鐘分頻器等。AD7762使用16位雙向并行接口，該接口受控于。
2．2 主控制FPGA模塊EP1C4F400
系統(tǒng)的主控制器采用Altera公司Cyclone系列的EP1C4F400C8N。Ahera Cyclone系列FPGA從根本上針對低成本進行設(shè)計，具有專業(yè)應(yīng)用特性。器件基于成本優(yōu)化的全銅1．5VSRAM工藝，輸入輸出電源電壓是3．3 V。內(nèi)核供應(yīng)電壓是1．425～1．575 V。Cyclone FPGA綜合考慮了邏輯、存儲器、鎖相環(huán)(PLL)和高級I／O接口。具有專用外部存儲器接口電路，支持DDRFCRAM和SDRAM器件以及SDR SDRAM存儲器的連接。支持單端I／O標準如3．3 V、2．5 V、1．8 V、LVTTL、LVCMOS、PCI、和SSTL-2／3，滿足當前系統(tǒng)需要。通過LVDS和RSDS標準提供多達129個通道的差分I／O技術(shù)支持，每個LVDS通道信號數(shù)據(jù)率高達640 Mb·s-1。FPGA中有兩個鎖相環(huán)(PLLs)，提供6個輸出和層次時鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計的時鐘管理電路。FPCA中包括17個M4K存儲塊。每塊提供288 kbit的存儲容量，能夠使配置支持多種操作模式，包括RAM、ROM、FIFO及單口和雙口模式。
2．3 系統(tǒng)后端數(shù)據(jù)傳輸模塊
在數(shù)據(jù)傳輸模塊中，設(shè)計調(diào)用FPGA片上資源實現(xiàn)FIFO緩存。存儲深度為256×16 bit。由于A／D的采樣頻率和串口的讀寫頻率不同，因此設(shè)計中采用讀寫時鐘異步的FIFO。FIFO中的數(shù)據(jù)通過串口傳輸?shù)缴衔粰C，設(shè)計中串口芯片采用美信公司專門為RS-232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片MAX3232芯片，使用+3．3 V單電源供電。

3 軟件設(shè)計
系統(tǒng)利用Ahera QuartusⅡ軟件完成FPGA程序的編寫。Altera QuartusⅡ軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定的設(shè)計需要，為FPGA開發(fā)提供全面的設(shè)計環(huán)境。QuartusⅡ開發(fā)軟件支持多種設(shè)計輸入方式。由于FPGA支持Verilog／VHDL混合開發(fā)，設(shè)計主要采用文本形式文件輸入方式和存儲器數(shù)據(jù)文件出入方式，采用的Verilog／VHDL硬件描述語言設(shè)計輸入，易于實現(xiàn)自頂向下的設(shè)計方法，易于模塊劃分和復(fù)用、移植性好、通用性強，具有較好的硬件平臺無關(guān)性，設(shè)計不因芯片工藝和結(jié)構(gòu)的改變而改變，利于向ASIC移植。
3．1 A／D轉(zhuǎn)換器的控制寄存器
A／D時序分為寫時序和讀時序。寫時序控制A／D寄存器的寫操作。寫操作包括兩部分，先寫控制寄存器2，給A／D加電，控制寄存器2的地址是0X0002，高10位全部是0。低6位的內(nèi)容如圖3所示。

設(shè)置A／D的時鐘分頻比率，CDIV=1，則ICLK=MCLK。CDIV=0，則ICLK=MCLK／2。設(shè)計硬件電路中連接的時鐘是MCLK=40 MHz，但A／D中允許的最大的ICLK時鐘是20 MHz，需要對外部時鐘進行分頻，因此此位設(shè)為0。D1PD位置高將關(guān)斷片上差分放大器，本設(shè)計中置0，第二位寫入1。再寫控制寄存器1，設(shè)置A／D的濾波頻率、濾波器長度位、數(shù)據(jù)輸出頻率等。控制器1的內(nèi)容如表1所示。