多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要 介紹了一種基于FPGA+DSP的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，描述了系統(tǒng)的硬件設(shè)計(jì)方案和硬件電路，闡述了信息采集過(guò)程以及外圍通訊接口及軟件設(shè)計(jì)。通過(guò)Quartus II8．0及CCS 2進(jìn)行系統(tǒng)仿真，證明了系統(tǒng)設(shè)計(jì)方案的可行性。
關(guān)鍵詞 數(shù)據(jù)采集系統(tǒng)；FPGA；DSP；FIFO

在以往數(shù)據(jù)采集系統(tǒng)中，單片機(jī)、DSP常被選作主控制器，但隨著FPGA性能的不斷提高，具有時(shí)鐘域高、內(nèi)部延時(shí)小、速度快、全部邏輯南硬件完成等優(yōu)點(diǎn)，因此在高速數(shù)據(jù)采集方面FPGA有著較大優(yōu)勢(shì)，但也存在難于實(shí)現(xiàn)復(fù)雜算法的缺點(diǎn)。而DSP適合于高速算法的處理，系統(tǒng)采用FPCA+DSP方案，彌補(bǔ)了系統(tǒng)的不足。系統(tǒng)數(shù)據(jù)采集的控制、緩存及外圍通訊部分，用FPCA硬件實(shí)現(xiàn)。算法處理由DSP完成。在線采集的數(shù)據(jù)存放在DSP外掛的SRAM中。
設(shè)計(jì)采用DE2、THDB-ADA平臺(tái)進(jìn)行開(kāi)發(fā)。DE2平臺(tái)選用FPGA EP2C35F672。THDB-ADA是針對(duì)DE2開(kāi)發(fā)板設(shè)計(jì)的一款子開(kāi)發(fā)板，由FPGA實(shí)現(xiàn)對(duì)A／D的控制。在系統(tǒng)中只用到了模塊的A／D轉(zhuǎn)換部分。其中芯片AD9248是一款雙通道模數(shù)轉(zhuǎn)換器。另外DSP選用TI推出的TMS320UC5402。

1 系統(tǒng)設(shè)計(jì)
數(shù)據(jù)采集系統(tǒng)硬件原理如圖1所示，由圖1知DSP收到上位機(jī)發(fā)送的命令完成系統(tǒng)工作參數(shù)的配置，然后向FPGA發(fā)送指令，F(xiàn)PGA收到指令后一是對(duì)多路模擬開(kāi)關(guān)進(jìn)行選通讓選通信號(hào)通過(guò)信號(hào)調(diào)理電路實(shí)現(xiàn)電平調(diào)整，并進(jìn)行A／D轉(zhuǎn)換的時(shí)序控制，二是把轉(zhuǎn)換好的數(shù)據(jù)進(jìn)行數(shù)據(jù)緩存，當(dāng)FIFO滿時(shí)并產(chǎn)生DSP能識(shí)別的外部中斷信號(hào)及標(biāo)識(shí)信號(hào)，通知DSP采集數(shù)據(jù)，最后DSP對(duì)采集到的數(shù)據(jù)進(jìn)行濾波處理、變換、譜分析。

2 硬件設(shè)計(jì)
2．1 通道切換電路
系統(tǒng)采用16通道ADG506模擬開(kāi)關(guān)進(jìn)行各通道的切換。并具有開(kāi)關(guān)速度快、泄漏小等特點(diǎn)。主要有A0～A3，S1～S8，D，EN端口。其中A0～A3是二進(jìn)制地址信號(hào)輸入端，譯碼結(jié)果用于選擇有效的輸出通道；S1～S16是16路信號(hào)的輸入端，在此可根據(jù)需要選擇通道數(shù)。D是被選擇通道的信號(hào)輸出端；EN是選擇開(kāi)關(guān)使能控制端高電平為有效。FPGA通過(guò)數(shù)據(jù)幀來(lái)進(jìn)行通道選擇，每次只選擇一路，經(jīng)A／D轉(zhuǎn)換后送入FIFO。

圖中，A0～A5表示所選擇通道，其中A4，A5恒為0。D0～D1表示幀結(jié)構(gòu)數(shù)據(jù)起止標(biāo)識(shí)位。
2．2 信號(hào)調(diào)理電路
信號(hào)調(diào)理電路對(duì)模擬信號(hào)進(jìn)行一定的放大／衰減，使信號(hào)的幅度滿足A／D芯片要求。前向調(diào)理電路采用高速低噪聲的模擬開(kāi)關(guān)MAX4545去選擇不同的反饋電阻，同模擬運(yùn)算放大器MAX817構(gòu)成標(biāo)準(zhǔn)的反相運(yùn)算放大器來(lái)實(shí)現(xiàn)前向調(diào)理。MAX817的單位增益3 dB，截止頻率高達(dá)50 MHz，滿足帶寬的要求。MAX4545的4根控制線由FPGA設(shè)計(jì)控制電路去控制，具體是由復(fù)位按鈕進(jìn)行邊沿觸發(fā)，使4位輸出電平在0001，0010，0100，1000之間輪流切換，將輸出電平去控制MAX4545的4根控制線，這就實(shí)現(xiàn)了不同的放大倍數(shù)之間切換，控制信號(hào)與放大倍數(shù)的對(duì)應(yīng)關(guān)系，如圖3所示。

2．3 濾波電路
系統(tǒng)接收到的模擬信號(hào)總是混有噪聲成分，為達(dá)到奈奎斯特采樣定理所要求信號(hào)的頻率范圍，需要利用低通濾波器除去干擾信號(hào)及抑制混疊現(xiàn)象，即進(jìn)行衰減與濾除。設(shè)計(jì)選用二階巴特沃斯低通濾波電路來(lái)濾除信號(hào)中的高頻分量，其特點(diǎn)是通頻帶內(nèi)的響應(yīng)曲線最大限度平坦，無(wú)起伏，而在阻頻帶逐漸衰減為0．2階的巴特沃斯低通濾波器幅頻。
2．4 FPGA硬件電路設(shè)計(jì)
FPGA作為接口電路主芯片，充當(dāng)DSP的前端接口元件，將各種信號(hào)轉(zhuǎn)換為DSP能讀取的并行格式數(shù)據(jù)。
FPGA的開(kāi)發(fā)采用自頂向下的設(shè)計(jì)方法，即指將一個(gè)系統(tǒng)按功能劃分為不同的模塊，而模塊再根據(jù)需要?jiǎng)澐譃槎?jí)模塊，依此直到模塊易被實(shí)現(xiàn)為止。通過(guò)Verilog編程FPGA即可生成雙口SRAM模塊、ADC接口模塊、調(diào)理電路放大倍數(shù)控制模塊、數(shù)據(jù)接收模塊等，以實(shí)現(xiàn)對(duì)輸入信號(hào)的采集、存儲(chǔ)、處理和輸出。