基于CPCI和光纖接口的數(shù)據(jù)采集卡設(shè)計與實現(xiàn)

2．5 FPGA控制程序的設(shè)計
如前面所述，F(xiàn)PGA主要完成時序協(xié)調(diào)和傳輸控制以及數(shù)據(jù)流的串／并轉(zhuǎn)換和緩存，如圖5所示。
FPGA選用Altera公司的StratixⅡGX系列，內(nèi)部帶有高速收發(fā)通道，可支持高速串行數(shù)據(jù)的傳輸；有多達20個嵌入3．125 Gb／s收發(fā)器和45個差分I／O，適合于高吞吐量的數(shù)據(jù)通道，包括高速背板和芯片間通信。該系列器件的嵌入收發(fā)器模塊采用通用技術(shù)和一些需要時鐘數(shù)據(jù)恢復(CDR)技術(shù)的新興接口之間接收和發(fā)送數(shù)據(jù)。每個收發(fā)器模塊具有四個全雙工通道串行編碼和同步數(shù)據(jù)，在外部環(huán)境和StratixⅡGX器件
通道之間傳送。StratixⅡGX器件支持多種協(xié)議，包括10 Gb以太網(wǎng)XAUI，InfiniBand和SONET／SDH。同時內(nèi)置高速DSP模塊，可實現(xiàn)快速的乘法操作及FIR濾波器等功能，便于進行數(shù)據(jù)的快速處理。
根據(jù)系統(tǒng)主要的功能，F(xiàn)PGA控制程序主要包括時鐘模塊、數(shù)據(jù)處理模塊、RAM讀寫控制模塊、CPCI總線控制模塊、光纖接口模塊和其他接口控制等。
時鐘模塊主要將輸入的時鐘信號進行整形，并利用FPGA內(nèi)部的PLL，配置全局和局部時鐘，為各個模塊提供所需的時鐘信號。StratixⅡ GX FPGA系列具有8個鎖相環(huán)(PLL)和16個全局時鐘網(wǎng)絡(luò)，提供含有多級時鐘結(jié)構(gòu)的完整時鐘管理解決方案。在本設(shè)計中，使用了Quartus軟件中內(nèi)置的PLL模塊，以簡化設(shè)計。圖6為PLL模塊部分。

數(shù)據(jù)處理模塊將各部分送來的數(shù)據(jù)進行相應的處理操作，包括指令譯碼、數(shù)據(jù)格式轉(zhuǎn)換等，是整個控制程序的核心。
RAM讀寫模塊負責數(shù)據(jù)的存儲，根據(jù)數(shù)據(jù)處理模塊的命令，向RAM中寫入數(shù)據(jù)或者將RAM中的數(shù)據(jù)讀出并送往其他模塊。
CPCI總線控制模塊負責FPGA和PCI9054接口芯片的通信，實現(xiàn)PCI本地端的時序控制，完成接收機測試數(shù)據(jù)和設(shè)置命令的傳輸?shù)取?br /> 光纖接口模塊使用StratixⅡGX內(nèi)部的嵌入式千兆位收發(fā)器功能模塊，接收光纖接口傳來的高速串行信號，同時在FPGA內(nèi)部實現(xiàn)自定義的收發(fā)協(xié)議，完成解包頭、解波門、分IQ路等功能。程序中使用了Quartus軟件中的ALTGXB模塊，部分設(shè)計如圖7所示。

除此之外，因為保留了一部分電接口，F(xiàn)PGA程序還有一個接口控制模塊，以實現(xiàn)原有的電接口相關(guān)功能，保證數(shù)據(jù)采集卡可以和較早型號的接收機測試系統(tǒng)保持兼容。