采用邊界掃描法測試系統(tǒng)級芯片互連的信號完整性

互連中的信號完整性損耗對于數千兆赫茲高度復雜的SoC來說是非常關鍵的問題，因此經常在設計和測試中采用一些特殊的方法來解決這樣的問題。本文介紹如何利用片上機制拓展JTAG標準使其包含互連的信號完整性測試，從而利用JTAG邊界掃描架構測試高速系統(tǒng)級芯片(SoC)的互連上發(fā)生的時延破壞。

互連中的信號完整性損耗對于數千兆赫茲高度復雜的SoC來說是非常關鍵的問題，因此經常在設計和測試中采用一些特殊的方法來 解決這樣的問題。我們認為，完整性損耗(本文有時也稱為完整性故障)是在電壓失真(噪聲)和時延破壞(偏移)超過能接受的門限時發(fā)生的。這樣的門限取決于 制造所采用的工藝技術。這種故障情況的發(fā)生有著許多不可預料的原因，包括：1. 產生寄生值，例如晶體管尺寸、跨導、門限電壓、寄生電阻/電感/電容值等等的工藝變化，以及傳輸線效應，例如串擾、過沖、反射，電磁干擾等，這些問題都很 難分析而且制造過程中會有變化的互連間耦合效應(如耦合電容和互感)。2. SoC中開關同時切換引起的地線反彈，通常會造成噪聲余量的變化。

完整性故障模型

最被廣泛使用的模型是最大入侵方(MA)故障模型，這是許多研究人員用來對長距離互連進行串擾分析和測試的一個簡化模型。如 圖1所示，該模型假設在V(受害方)線上傳輸的信號會受到在另外一條相鄰的A(入侵方)線上的信號/變化的影響。這種耦合影響可以用一般的耦合元件Z來概 括。一般來說這種影響的后果是噪聲(引起振鈴和功能錯誤)和時延(引起性能降級)。

本文使用了相同的模型。然而我們需要強調的是，對何種模式會造成最大的完整性損耗仍有爭論。顯然傳統(tǒng)的MA模型只考慮了電容 耦(couplingC)，所有的入侵方方同時作相同的跳變，而受害方或保持不變(針對最大的振鈴)，或作出相反的跳變(針對最大的時延)。當互感起作 用時，一些研究人員利用其它方式(偽隨機或恒定)產生測試模式來形成最大的完整性損耗。雖然我們仍使用MA模型，但測試方法并不取決于測試模式。在本文中 假設測試模式已被確定，讀者可以看到它們是如何通過增強的JTAG架構高效地饋入互連的。

完整性損耗傳感器(ILS)單元

由于千兆赫茲芯片中的完整性損耗已受到越來越多人的重視，一些研究人員開發(fā)出了系列片上傳感器。許多這樣的完整性損 耗傳感器(ILS)的基礎都是放大器電路，它能夠檢查出電壓破壞和時延門限。采用D觸發(fā)器的BIST(內置自檢)結構被推薦用于運放傳播時延偏差的檢測。 在測試模式期間，待測試的運放或被放置于電壓跟隨器配置中以檢測斜率偏差，或被置于比較器配置中以檢測信號傳播時延偏差。

采用IDDT和邊界掃描方法是解決總線互連缺陷的一種測試技術示。在本例中一個內置傳感器被集成進了系統(tǒng)中。該傳感器是一個 片上電流鏡像，可以將散亂的電荷轉換成相關的測試時間。噪聲檢測器(ND)和偏移檢測器(SD)單元都是基于改進的串耦PMOS差分傳感放大器，因此價格 十分便宜。這些單元緊鄰互連的端末，對實際信號和噪聲進行取樣。每當噪聲或偏移高于可接受的限值時，這些單元就產生1到0的跳變，并存儲于觸發(fā)器中，以便 于進一步分析。

有人提供了一個價格較高但更精確的電路，可以皮秒級測試抖動和偏移，這種被稱為EDTC的電路以免打擾方式取樣信號，并通過低速串行信息發(fā)出測試信息。當成本不成問題時，精確信號監(jiān)視概念就能被研究人員所接受，甚至會產生片上示波器的想法。

ILS單元

雖然任何ILS傳感器都能用于完整性損耗檢測，但為了簡單、經濟和實驗的目的，我們還開發(fā)了自己的ILS單元。下面將簡要介紹這種單元的電路和功能，但這種單元的詳細功能不在本文討論范圍。

本例所用的ILS是如圖2所示的時延破壞傳感器?？山邮艿臅r延范圍(ADR)被定義為觸發(fā)時鐘沿開始的一段時間，所有輸出跳 變必須在這段時間內發(fā)生。測試時鐘用于創(chuàng)建窗口，以確定可接受的偏移范圍。如果輸入信號a的跳變發(fā)生在b為邏輯’0’的時間內，那么信號a就在可接受的時 延范圍內。任何在b為邏輯’1’的時間內發(fā)生的跳變均經過傳輸門傳遞給XNOR門，這是利用動態(tài)預充電邏輯實現的。根據合理的時延范圍調整反向器1。在b 為1的時間內有信號跳變時輸出c就為1，直到b變?yōu)?，開始下一個預充電循環(huán)周期。輸出用來觸發(fā)一個觸發(fā)器。圖3所示為輸入信號a有2個信號跳變的單元 SPICE仿真，采用0.18μm技術實現。第1個信號跳變發(fā)生在0.2ns處，當時b為0，輸出保持為0。第2個信號跳變發(fā)生在3.5ns處，此時b為 1，由于超出了可接受的時延周期，輸出c保持為1直到b變?yōu)?。時延傳感器還能檢測到由串話引起的跳變錯誤。脈沖可以被反饋到觸發(fā)器以存儲時延發(fā)生事件， 供以后進一步閱讀/分析。

增強的邊界掃描單元

邊界掃描是一種被廣泛使用的測試技術，它要求在輸入或輸出引腳和內部內核邏輯之間配置邊界掃描單元。邊界掃描測試技術能夠高 效地測試內核邏輯和互連。圖4給出了傳統(tǒng)帶移位和更新節(jié)點的標準邊界掃描單元(BSC)。Mode_1使單元處于測試模式。在掃描操作中數據通過移位寄存 器(Shift-DR狀態(tài))進行移位 。通過掃描輸入端口(TDI)被掃描進邊界掃描單元的測試模式在Update-DR狀態(tài)(UpdateDR信號)下得到并行使用。連接于內部邏輯和輸出引 腳之間的邊界掃描單元可以并行捕獲電路響應，并通過掃描輸出端口(TDO)掃描輸出。利用JTAG標準(IEEE 1149.1)可以測試互連的粘連、開路和短路等故障情況，這是通過“EXTEST”指令實現的，在該指令操作下TAP控制器利用BSC從互連中分離出內 核邏輯。但這種測試的目的并不是測試互連的信號完整性。為了測試互連的信號完整性，需要對標準架構作少許的改進。