基于AD9225的12位高速ADC的存儲電路設計與實現(xiàn)

在高速數(shù)據(jù)采集中,高速ADC的選用和數(shù)據(jù)的存儲是兩個關鍵問題。本文介紹一種精度為12位、采樣速率達25Msps的高速模數(shù)轉換器AD9225,并給出其與8位RAM628512存儲器的接口電路。由于存儲操作的寫信號線是關鍵所在,故給出其詳細的獲取方法。

關鍵詞 高速ADC 高速數(shù)據(jù)采集 AD9225

1 AD9225的結構

　　AD9225是ADI公司生產的單片、單電源供電、12位精度、25Msps高速模數(shù)轉換器,片內集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級差分流水結構,以保證在25Msps采樣率下獲得精確的12位數(shù)據(jù)。除了最后一級,每一級都有一個低分辨率的閃速A/D與一個殘差放大器（MDAC）相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差,每一級的最后一位作為冗余位,以校驗數(shù)字誤差,其結構如圖1所示。

圖1 AD9225結構圖

2 AD9225的輸入和輸出

　?。?） 時鐘輸入

　　AD9225采用單一的時鐘信號來控制內部所有的轉換,A/D采樣是在時鐘的上升沿完成。在25Msps的轉換速率下,采樣時鐘的占空比應保持在45％~55％之間;隨著轉換速率的降低,占空比也可以隨之降低。在低電平期間,輸入SHA處于采樣狀態(tài);高電平期間,輸入SHA處于保持狀態(tài)。圖2為其時序圖。圖2中：

圖2 AD9225時序圖

　　tch——高電平持續(xù)時間,最小值為18 ns;
　　tcl——低電平持續(xù)時間,最小值為18 ns;
　　tod——數(shù)據(jù)延遲時間,最小值為13 ns。

　　從時序圖可以看出：轉換器每個時鐘周期（上升沿）捕獲一個采樣值,三個周期以后才可以輸出轉換結果。這是由于AD9225采用的四級流水結構,雖然可以獲得較高的分辨率,但卻是以犧牲流水延遲為代價的。

　　（2） 模擬輸入AD9225的模擬輸入引腳是VINA、VINB,其絕對輸入電壓范圍由電源電壓決定：

　　其中, AVSS正常情況下為0 V,AVDD正常情況下為+5 V。

　　AD9225有高度靈活的輸入結構,可以方便地和單端或差分輸入信號進行連接。采用單端輸入時,VINA可通過直流或交流方式與輸入信號耦合,VINB要偏置到合適的電壓;采用差分輸入時,VINA和VINB要由輸入信號同時驅動。

　?。?） 數(shù)字輸出

　　AD9225 采用直接二進制碼輸出12位的轉換數(shù)據(jù),并有一位溢出指示位（OTR）,連同最高有效位可以用來確定數(shù)據(jù)是否溢出。圖3為溢出和正常狀態(tài)的邏輯判斷圖。