基于DDS+PLL的X―Band信號(hào)源設(shè)計(jì)

2．1 通信控制單元
通信控制單元采用現(xiàn)場(chǎng)可編程門陣列(FPGA)編程實(shí)現(xiàn)。FPGA具有集成度高，數(shù)據(jù)處理速度快，系統(tǒng)結(jié)構(gòu)設(shè)計(jì)靈活等特點(diǎn)，可以根據(jù)需要通過(guò)布局布線工具對(duì)其內(nèi)部進(jìn)行編程，將電路集成在一個(gè)芯片上，在最短的時(shí)間內(nèi)設(shè)計(jì)出專用系統(tǒng)。
FPGA通過(guò)RS 232與上位機(jī)通信，通信接口采用MAX 232實(shí)現(xiàn)電平轉(zhuǎn)換，在數(shù)據(jù)接收端將±10 V電平信號(hào)轉(zhuǎn)換為FPGA兼容的TTL電平，在數(shù)據(jù)發(fā)送端將TTL電平轉(zhuǎn)換為±10 V電平信號(hào)，滿足標(biāo)準(zhǔn)RS 232接口的電平要求。
2．2 中頻信號(hào)電路
中頻信號(hào)電路采用數(shù)字鎖相環(huán)實(shí)現(xiàn)，100 MHz晶振經(jīng)過(guò)FPGA分頻電路生成4 MHz的基準(zhǔn)頻率作為PLL1的參考頻率fPD1，鎖相環(huán)PLL1的分頻比N=7，輸出信號(hào)濾波后產(chǎn)生項(xiàng)目要求的28 MHz中頻。中頻信號(hào)電路原理如圖3所示。

2．3 X波段變頻源
X波段變頻源采用DDS驅(qū)動(dòng)PLL結(jié)構(gòu)的寬帶頻率源設(shè)計(jì)，電路原理如圖4所示。

DDS選用AD9854芯片，內(nèi)置48位相位累加器，并且具有兩個(gè)內(nèi)部的高速高性能D／A轉(zhuǎn)換器，通過(guò)對(duì)外部參考時(shí)鐘倍頻，其內(nèi)部時(shí)鐘可達(dá)到300 MHz，可以很方便地產(chǎn)生低頻的參考信號(hào)，并且具有較好的動(dòng)態(tài)性能。
DDS的各種讀／寫及控制信號(hào)由FPGA提供，為了使DDS和FPGA之間的系統(tǒng)時(shí)鐘同步，它們的外部參考時(shí)鐘fref由同一個(gè)100 MHz的溫補(bǔ)晶振提供。DDS輸出的信號(hào)頻率fDDS由FPGA寫入的頻率控制字控制，鎖相環(huán)PLL的參考信號(hào)由DDS的輸出信號(hào)驅(qū)動(dòng)，VCO的輸出頻率由PLL芯片的電荷泵CP輸出端控制，通過(guò)對(duì)VCO輸出的信號(hào)進(jìn)行倍頻得到X波段f0輸出信號(hào)。
PLL模塊選用ADF4106寬帶數(shù)字鎖相環(huán)芯片，ADF4106由低噪聲鑒頻鑒相器、高精度電荷泵、可編程參考時(shí)鐘分頻器、可編程雙模預(yù)分頻器構(gòu)成，其帶寬可以達(dá)到6 GHz，具有較短的頻率建立時(shí)間和較低的相位噪聲，選擇低相位噪聲的數(shù)字鎖相環(huán)有助于保證整機(jī)的低相噪性能。
采用的PLL芯片具有一個(gè)雙模預(yù)置分頻器，可產(chǎn)生大分頻比，這就使頻率綜合器在輸出較高頻率信號(hào)的同時(shí)仍保持較高的頻率分辨率。
VCO輸出信號(hào)的頻率和DDS輸出信號(hào)的頻率間的關(guān)系為：

從式(3)可以看出，采用DDS模塊后的輸出信號(hào)具有比傳統(tǒng)結(jié)構(gòu)更高的頻率分辨率。
環(huán)路濾波器選用AD820運(yùn)算放大器進(jìn)行環(huán)路濾波器的設(shè)計(jì)與實(shí)現(xiàn)，使用ADISimPLL軟件計(jì)算環(huán)路濾波器各元器件的參數(shù)。