多種觸發(fā)功能的可編程高速數(shù)據(jù)采集模塊
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1．3 FIFO讀寫數(shù)據(jù)控制
FIFO存儲(chǔ)器的讀寫是用狀態(tài)機(jī)來實(shí)現(xiàn)的。5個(gè)狀態(tài)分別為wait、wr_trigger、wr_read、wr_full、read。FIFO控制器流程如圖4所示。模塊開始進(jìn)入wait狀態(tài)等待啟動(dòng)信號(hào)start上升沿，如果start上升沿到來模塊轉(zhuǎn)到wr_trigger狀態(tài)，否則將在wait狀態(tài)一直等待；當(dāng)模塊進(jìn)入wr_trigger狀態(tài)時(shí)，F(xiàn)IFO開始寫數(shù)據(jù)直到滿足觸發(fā)模式的預(yù)觸發(fā)深度，此時(shí)的寫時(shí)鐘等于采樣時(shí)鐘；此后模塊進(jìn)入wr_read狀態(tài)，F(xiàn)IFO開始一邊讀數(shù)據(jù)一邊寫數(shù)據(jù)，即一直保持FIFO中存儲(chǔ)的數(shù)據(jù)是最新A／D轉(zhuǎn)換數(shù)據(jù)，此時(shí)的讀寫時(shí)鐘與采樣時(shí)鐘是同頻的。直到觸發(fā)信號(hào)上升沿的到來，否則FIFO存儲(chǔ)器將一直讀數(shù)據(jù)和寫數(shù)據(jù)；當(dāng)觸發(fā)信號(hào)上升沿有效時(shí)，模塊進(jìn)入wr_full狀態(tài)，F(xiàn)IFO存儲(chǔ)器停止讀數(shù)據(jù)，開始寫數(shù)據(jù)，直到FIFO寫滿數(shù)據(jù)；當(dāng)FIFO寫滿數(shù)據(jù)(full=1)以后，模塊轉(zhuǎn)到read狀態(tài)，F(xiàn)IFO開始讀數(shù)據(jù)并通過通信接口發(fā)送到顯示控制界面進(jìn)行直觀的顯示，直到FIFO為空empty=1，此時(shí)讀時(shí)鐘為顯示時(shí)鐘；FIFO讀數(shù)據(jù)操作完畢，模塊將一直停留在wait狀態(tài)等待下一次采集啟動(dòng)信號(hào)的到來，如此反復(fù)執(zhí)行。本文引用地址：http://www.ex-cimer.com/article/194706.htm
1．4 高速數(shù)據(jù)采集模塊電路設(shè)計(jì)
AD9057是8位的模數(shù)轉(zhuǎn)換器，可以達(dá)到60 MHz的最大采樣頻率。設(shè)計(jì)中，模塊采用50 MHz的采樣頻率，AD9057帶有2．5V的基準(zhǔn)電壓，可以對(duì)1 V峰峰值輸入模擬信號(hào)進(jìn)行A／D轉(zhuǎn)換。通常采用高頻、寬帶運(yùn)放對(duì)模擬信號(hào)進(jìn)行緩沖，本設(shè)計(jì)中采用AD8041作為放大器，AD9057高速數(shù)據(jù)采集模塊電路圖電路圖如圖5所示。
2 結(jié)論
模塊可以工作在50 MHz的采樣頻率下，并且在模擬信號(hào)幅度偏小和有一定干擾的情況下也可以正常地工作。本次設(shè)計(jì)中采用了VC++6．0編寫的顯示控制界面進(jìn)行模塊驗(yàn)證。圖6是數(shù)據(jù)采集模塊捕捉的頻率為5 MHz、300mVpp交替出現(xiàn)間隔為1 ms的一個(gè)脈沖波形圖。
其中，觸發(fā)模式選用中間觸發(fā)，觸發(fā)極性為上升沿，采樣頻率為50 MHz。由此可見，本模塊的技術(shù)方案可行，具有靈活簡(jiǎn)潔的特點(diǎn)，可以應(yīng)用在程控儀器和自適應(yīng)信號(hào)采集與處理系統(tǒng)中。
評(píng)論