DDR SDRAM在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
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在數(shù)據(jù)處理中為了更好地對被測對象進行處理和分析，研究人員們把重點更多的放在高速、高精度、高存儲深度的數(shù)據(jù)采集系統(tǒng)的研究上
由于A／D芯片及高性能的FPGA的出現(xiàn)，已經(jīng)可以實現(xiàn)高速高精度的數(shù)據(jù)處理，則進行大批量高存儲深度的數(shù)據(jù)處理成為當前要解決的主要問題
l 常用存儲器的比較
現(xiàn)在用于數(shù)據(jù)采集系統(tǒng)的存儲器常見的有先進先出存儲器(FIFO)、靜態(tài)RAM和SDRAM等FIFO由于容量和速度的限制，不是實現(xiàn)大容量存儲的首選目前，最為常見的存儲器就是靜態(tài)存儲器(SRAM)，靜態(tài)存儲器有控制簡單、功耗低的優(yōu)點當前大容量的SRAM可以達4 MB，存儲時鐘速率250 MHz
如果要實現(xiàn)單通道32 M的存儲深度和200 M的數(shù)據(jù)傳輸速度，就要由8×1片SRAM拼合起來才能實現(xiàn)但由于每片SRAM都要有獨立的地址對應(yīng)存儲的數(shù)據(jù)，這對設(shè)計者進行制版和布線都是一個極大的挑戰(zhàn)與靜態(tài)存儲器相比，單數(shù)據(jù)率動態(tài)存儲器(SDR SDRAM)具有存儲密度高、速度快等特點，數(shù)據(jù)線位寬可最大可以達到64 b，很適合于高速采樣系統(tǒng)標準的SDR SDRAM可以達到的時鐘頻率達100 MHz以上，如果要滿足系統(tǒng)存儲速率的要求則至少需要有2×12 b的數(shù)據(jù)位寬，而目前并沒有64 b或32 b的SDRSDRAM，則需要使用多片拼合這樣，對應(yīng)于一個通道的存儲就至少需要有2片12 b的動態(tài)存儲器才能滿足存儲的需要，顯然成本比較高
雙速率同步動態(tài)隨機訪問存儲器(DDR)，是在SDRAM存儲技術(shù)上發(fā)展而來的一種新型存儲器件，在計算機行業(yè)得到了廣泛的應(yīng)用其特點是采用了雙倍速率結(jié)構(gòu)實現(xiàn)高速操作，其在同一時間內(nèi)傳輸?shù)臄?shù)據(jù)量是SDRSDRAM的2倍，最大傳送數(shù)據(jù)的時鐘速率可達400 MHz，而存儲一個通道的數(shù)據(jù)只需要1片16 b的DDR，并且單位存儲成本和SDR SDRAM相比并沒有提高因而，對于高速數(shù)據(jù)采集系統(tǒng)，無論從成本還是性能方面考慮，采用DDR作為系統(tǒng)的存儲器件是合適的但DDR卻帶來了相對復(fù)雜的控制工作，不僅需要與SDRSDRAM一樣進行定時刷新，而且較SDRAM增加了新的控制信號和使用了新的電平標準
2 DDR的基本工作原理
所謂DDR的雙倍速率結(jié)構(gòu)，即在數(shù)據(jù)隨路時鐘的上升沿和下升沿各發(fā)送一次數(shù)據(jù)，這樣在一個時鐘周期內(nèi)可完成雙倍速率的數(shù)據(jù)傳輸由于DDR的控制邏輯比較復(fù)雜，這里只對其寫模式下的工作原理進行介紹，如圖1所示
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其中根據(jù)DDR的時序要求在寫模式下，寫命令和隨路時鐘的第1個上升沿要有一個固定的時間間隔tDQSS為了在對DDR進行讀寫時能夠正確地存儲和讀取數(shù)據(jù)，應(yīng)該嚴格地按照廠家提供的芯片手冊上的時序要求進行邏輯控制設(shè)計下面對DDR的邏輯控制的設(shè)計和實現(xiàn)流程進行簡單的介紹3 DDR控制模塊的設(shè)計
根據(jù)DDR芯片控制要求，在設(shè)計中將DDR主控制模塊分為5個子模塊，分別是初始化模塊、外部刷新模塊、主狀態(tài)機模塊、地址模塊和命令輸出模塊其具體組成如圖2所示
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初始化模塊在系統(tǒng)啟動之后馬上對DDR進行配置，使其達到正確的時序和配置要求DDR初始化的流程圖如圖3所示
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