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          基于AD7266的多路2Ms/s同步采樣A/D模塊的設(shè)計(jì)

          作者: 時(shí)間:2011-04-14 來源:網(wǎng)絡(luò) 收藏

          3.2 數(shù)據(jù)采集、傳送及緩存
          設(shè)計(jì)中轉(zhuǎn)換數(shù)據(jù)的定時(shí)關(guān)系如表4所示。

          本文引用地址:http://www.ex-cimer.com/article/194996.htm

          f.JPG


          最大轉(zhuǎn)換時(shí)間TCONVERT為14×TSCLK,在電源5V、時(shí)鐘32MHz條件下轉(zhuǎn)換時(shí)間為437.5ns。精確控制CS*與SCLK的時(shí)序,從串行數(shù)字接口獲得轉(zhuǎn)換后的數(shù)據(jù),時(shí)序見圖4。

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          設(shè)計(jì)中用一根輸出線讀取兩個(gè)C數(shù)據(jù)。共需32個(gè)時(shí)鐘脈沖:其中A通道2個(gè)零標(biāo)記頭、12位數(shù)據(jù)、2個(gè)零尾標(biāo)記(計(jì)16位);B通道2個(gè)零標(biāo)記頭、數(shù)據(jù)12位、2個(gè)零尾標(biāo)記(計(jì)16位)。一根輸出線讀取兩個(gè)C數(shù)據(jù)時(shí)序的見圖5。

          h.JPG


          3.3 數(shù)據(jù)接口設(shè)計(jì)
          串行數(shù)據(jù)在時(shí)序控制下輸出轉(zhuǎn)換為并行數(shù)據(jù)送存儲(chǔ)器緩存,數(shù)據(jù)接口為兼容的高速串行接口SPI/QSPI/MICROWIRE/DSP或由CPLD構(gòu)成的接口。如圖2所示,本設(shè)計(jì)中采用CPLD實(shí)現(xiàn)接口的設(shè)計(jì)。串行數(shù)據(jù)經(jīng)串行/并行轉(zhuǎn)換后輸出到FIFO進(jìn)行緩存。
          模塊的接口為PCI總線,由接口橋電路PCI9052實(shí)現(xiàn)。數(shù)據(jù)可用中斷或查詢方式進(jìn)行單組或批傳送。PCI9052采用非復(fù)用、單周期讀/寫模式。
          3.4 抗干擾設(shè)計(jì)
          為減少高頻干擾,在制作電路板時(shí)應(yīng)盡量采用多層板,在中間加上地線層和電源層。另外,由于采樣時(shí)鐘的相位抖動(dòng)會(huì)對(duì)產(chǎn)生相當(dāng)于模擬輸入正弦波所產(chǎn)生的影響,而時(shí)鐘輸入對(duì)AD來說相當(dāng)于一個(gè)模擬輸入,因此應(yīng)當(dāng)盡量選擇低抖動(dòng)晶體振蕩器。采用高頻時(shí)鐘經(jīng)分頻后獲得需要的時(shí)鐘信號(hào)效果較好,并將時(shí)鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離,以防止其產(chǎn)生噪聲。數(shù)字端電源、模擬端電源、數(shù)字端電源地和模擬端電源地增加電容網(wǎng)絡(luò),該電容網(wǎng)的作用有三個(gè):其一是與內(nèi)部參考放大器一起在大頻率范圍下提供一個(gè)低阻抗源以驅(qū)動(dòng)A/D內(nèi)部電路;其二是提供運(yùn)放動(dòng)態(tài)需要的補(bǔ)償;其三是限制由參考電源產(chǎn)生的噪聲干擾。
          采用直流耦合差分輸入的電路。在這種模式下,直流輸入將上升到相對(duì)參考電壓對(duì)稱擺動(dòng)的點(diǎn)上。電路把兩個(gè)放大器配置為一個(gè)對(duì)稱單元以形成差分放大器。放大器的差分驅(qū)動(dòng)電路可以把一個(gè)以地為參考電壓的單端信號(hào)轉(zhuǎn)換為一個(gè)以AD的VREF管腳電壓為中心的二倍的差分信號(hào)。單端輸入信號(hào)接到不同放大器的兩個(gè)相反的輸入端上可以驅(qū)動(dòng)差分放大器,放大器可選用雙通道放大器AD8056。通常為保護(hù)AD不受過電壓的影響,應(yīng)當(dāng)在放大器的輸出端和AD的輸入之間加一個(gè)接地二極管。如果放大器和AD用同樣的正電源,AD就不會(huì)受到過電壓的影響。這種電路應(yīng)當(dāng)是最佳選擇,為信號(hào)穩(wěn)定變換提供保障。

          4 結(jié)束語
          本設(shè)計(jì)充分體現(xiàn)A/D采集模塊的特點(diǎn),整個(gè)設(shè)計(jì)結(jié)構(gòu)緊湊、性能穩(wěn)定、抗干擾能力強(qiáng),并且適用于各種工業(yè)控制場(chǎng)合。設(shè)計(jì)上此模塊可實(shí)現(xiàn)四路一組的高速同步采樣及多組ps的采樣吞吐量。應(yīng)用DSP高速處理器進(jìn)行數(shù)據(jù)處理,可以很容易地實(shí)現(xiàn)實(shí)時(shí)諧波分析功能,且系統(tǒng)運(yùn)行穩(wěn)定性和所能達(dá)到的精確度均優(yōu)于傳統(tǒng)的以微控制器為核心所構(gòu)成的系統(tǒng)。


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