用高性能ADC拓展軟件定義無線電應(yīng)用領(lǐng)域

表1：LMK時(shí)鐘產(chǎn)品系列。

　　高速數(shù)字?jǐn)?shù)據(jù)的采集和處理

　　ADC12D1X00系列ADC提供一個(gè)可被解復(fù)用的數(shù)據(jù)采集時(shí)鐘(DCLK)，其頻率可被降至現(xiàn)有FPGA技術(shù)可處理的能力范圍之內(nèi)。ADC12D1800為它的兩個(gè)通道分別提供了經(jīng)解復(fù)用的數(shù)據(jù)輸出。該ADC將兩個(gè)連續(xù)采樣信號(hào)同時(shí)分別輸出到兩根12位數(shù)據(jù)總線上(1:2解復(fù)用)。如果該ADC被配置為單通道器件并采用DES(雙沿采樣)模式，那么采樣速率將從1.8GSPS倍增加到3.6GSPS。在這種模式下，四個(gè)連續(xù)的采樣信號(hào)可同時(shí)分別提供給四根總線上(1:4解復(fù)用)。盡管這種將數(shù)字輸出信號(hào)解復(fù)用的方法使數(shù)據(jù)傳輸速率減少至采樣速率的一半，但輸出數(shù)據(jù)位數(shù)卻變成了原來的兩倍。如果需要的話，數(shù)據(jù)也可以直接以1:1的方式輸出。

　　在3.6GSPS采樣速率和1:4解復(fù)用模式下，12位的數(shù)據(jù)將同步輸出到一個(gè)900MHz的時(shí)鐘。即使在這個(gè)降低的速率下，一些FPGA存儲(chǔ)器和鎖存器還是無法直接采集該數(shù)據(jù)，采用DDR DCLK選項(xiàng)將會(huì)對此有所幫助。借助這個(gè)選項(xiàng)，數(shù)據(jù)將會(huì)在時(shí)鐘上升沿和下降沿兩個(gè)時(shí)刻輸出。雖然DDR信令的數(shù)據(jù)傳輸速率保持不變，但時(shí)鐘頻率降低了一半(變?yōu)楦菀卓刂频?50MHz)。參考設(shè)計(jì)板(ADC12D1X00RB)上的Virtex-4器件配備了數(shù)字時(shí)鐘管理模塊(DCM)，該模塊允許時(shí)鐘信號(hào)在器件內(nèi)部產(chǎn)生，并對輸入數(shù)據(jù)時(shí)鐘保持鎖相。出于調(diào)試目的，ADC12D1X00能在四個(gè)輸出端口提供完全獨(dú)立于輸入信號(hào)的測試模式。該ADC是自由運(yùn)行的，而且測試模式發(fā)生器與包括OR+/-端口在內(nèi)的輸出相連。測試模式輸出在DES模式和非DES模式下完全相同。每個(gè)端口都給出了一個(gè)12位的唯一字符，該字符的各位按照數(shù)據(jù)表中的描述在1和0間變化。

　　向軟件定義無線電架構(gòu)遷移

　　軟件定義無線電(SDR)的關(guān)鍵特征被定義在數(shù)字域，而非模擬域。硬件定義無線電(HDR)的混頻、下變頻、濾波和其它信號(hào)處理絕大部分是用模擬器件完成的，與此相反，軟件定義無線電的信號(hào)處理基本上是在FPGA或ASIC內(nèi)部完成的。軟件定義無線電具有這樣幾個(gè)優(yōu)勢：更高的靈活性、更低的復(fù)雜度、更小的體積和功耗，以及更低的硬件開發(fā)和重設(shè)計(jì)成本。為實(shí)現(xiàn)SDR方案，信號(hào)的數(shù)字化必須在更靠近天線的地方完成。這項(xiàng)技術(shù)能讓全部期望的信號(hào)帶在許多應(yīng)用中不需要復(fù)雜、非線性的混頻器、本地振蕩器和濾波器(IF和基帶)就能完成數(shù)字化。軟件定義無線電在某種形式上已經(jīng)存在多年，但由于之前ADC技術(shù)的限制，軟件定義無線電的運(yùn)用僅僅局限在一小部分只需8位或10位噪聲性能的應(yīng)用領(lǐng)域。

　　隨著這項(xiàng)12位新技術(shù)的誕生，許多全新的應(yīng)用領(lǐng)域終于能夠利用軟件定義無線電體系架構(gòu)帶來的優(yōu)勢，包括測試儀器(光譜分析儀、數(shù)字示波器)、雷達(dá)、通信(衛(wèi)星、微波回程、光鏈路)、多通道機(jī)頂盒(STB)、信號(hào)智能和激光雷達(dá)(LIDAR)領(lǐng)域。不管應(yīng)用在以上哪個(gè)領(lǐng)域，軟件定義無線電技術(shù)都將減少元器件總數(shù)，削減物料清單成本，降低方案的尺寸和功耗，并提供極大的靈活性和可編程性。通過重用通用模擬前端模塊升級(jí)設(shè)備也可有助于減少未來的研發(fā)費(fèi)用。