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          基于LVDS技術(shù)的實(shí)時(shí)圖像測(cè)試裝置的設(shè)計(jì)

          作者: 時(shí)間:2010-06-08 來(lái)源:網(wǎng)絡(luò) 收藏

            發(fā)送及接收電路如圖3所示。FPGA根據(jù)計(jì)算機(jī)控制命令先從高速SRAM中讀取1 B的數(shù)據(jù),然后的將該字節(jié)外加兩位的識(shí)別位共10位的并行數(shù)據(jù)輸出到SN65LV1023A,再將轉(zhuǎn)化后的高速串行差分信號(hào)經(jīng)高速電纜驅(qū)動(dòng)器CLC006驅(qū)動(dòng)后遠(yuǎn)程傳輸。CLC006能在最高400 Mb/s數(shù)據(jù)速率下驅(qū)動(dòng)75 Ω?jìng)鬏斁€,還具有可控的輸出信號(hào)上升沿和下降沿時(shí)間,能使傳輸引入的抖動(dòng)最小。通過(guò)調(diào)整R25/R27和R26/R28的阻值為驅(qū)動(dòng)器提供正常輸入信號(hào)。其值大小參考芯片資料接口連接部分選擇,它隨其輸入電平類(lèi)型及阻抗傳輸線而改變。驅(qū)動(dòng)器的信號(hào)輸出幅度隨著Rext-H與Rext-L間電阻值的增大而增大。為了實(shí)現(xiàn)信號(hào)的最優(yōu)化傳輸,將Rext-H與Rext-L之間電阻R36接為10 k?贅的可調(diào)電阻,根據(jù)實(shí)際情況調(diào)節(jié)R36阻值實(shí)現(xiàn)輸出信號(hào)幅度范圍的調(diào)整。

          本文引用地址:http://www.ex-cimer.com/article/195398.htm

            由于傳輸線對(duì)信號(hào)有損耗,而且容易產(chǎn)生信號(hào)失真、畸變和碼元串?dāng)_等,本系統(tǒng)采用了自適應(yīng)電纜均衡器CLC014對(duì)遠(yuǎn)程傳輸后接收到的數(shù)據(jù)進(jìn)行均衡。CLC014具有同軸電纜和雙絞線的自動(dòng)均衡、載波檢測(cè)與輸出靜音功能,適用數(shù)據(jù)速率范圍為50 Mb/s~650 Mb/s,且具有極低的抖動(dòng)性能。
            接收器在內(nèi)部雖然提供了針對(duì)輸入懸空、輸入短路以及輸入不匹配等情況下的可靠性設(shè)計(jì),但是當(dāng)驅(qū)動(dòng)器三態(tài)或接收器沒(méi)有連接到驅(qū)動(dòng)器上時(shí),連接電纜會(huì)產(chǎn)生天線效應(yīng),此時(shí)接收器就有可能開(kāi)關(guān)或振蕩。為避免此種情況的發(fā)生,傳輸電纜采用雙絞屏蔽電纜;另外在電路設(shè)計(jì)上外加上拉和下拉電阻來(lái)提高LVDS接收器的噪聲容限。圖3中的R31為100 Ω的匹配電阻,R32和R30分別為提高噪聲容限的上拉和下拉電阻,阻值為1.5 kΩ。
            FPGA主要通過(guò)控制LVDS串行器的TCLK、TCLK_R/F引腳以及LVDS解串器的RCLK、RCLK_R/F引腳實(shí)現(xiàn)數(shù)據(jù)的發(fā)送與接收。具體實(shí)現(xiàn)方法為:TCLK、RCLK引腳由FPGA分配同一時(shí)鐘(時(shí)鐘頻率為20 MHz),在時(shí)鐘的上升沿,F(xiàn)PGA先將從高速SRAM中讀取的1 B的數(shù)據(jù)發(fā)送出去,另外在FPGA接收到1 B的數(shù)據(jù)后,先將其存入內(nèi)部FIFO中,當(dāng)FIFO中的數(shù)據(jù)達(dá)到512 B后通知USB單片機(jī)讀取數(shù)據(jù),然后發(fā)送到計(jì)算機(jī)。
          4 實(shí)驗(yàn)結(jié)果
            圖4與圖5分別為系統(tǒng)以20 MB/s的速度發(fā)送和接收的一幀512×512 B(每字節(jié)表示一個(gè)像素點(diǎn))圖像數(shù)據(jù),分析結(jié)果表明發(fā)送與接收的圖像數(shù)據(jù)完全一致,滿(mǎn)足系統(tǒng)的設(shè)計(jì)要求。

            采用LVDS技術(shù)與FPGA相結(jié)合的方法,實(shí)現(xiàn)了彈載圖像采集設(shè)備與地面測(cè)試臺(tái)之間高速數(shù)據(jù)傳輸,系統(tǒng)的傳輸速率可達(dá)到20 MB/s,并且提高了系統(tǒng)的可靠性和集成度。另外,整個(gè)系統(tǒng)的時(shí)序均由FPGA控制實(shí)現(xiàn),具有很強(qiáng)的重構(gòu)性。本設(shè)計(jì)已成功應(yīng)用于某CCD圖像采集設(shè)備的測(cè)試中,系統(tǒng)工作性能穩(wěn)定。
          參考文獻(xiàn)
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          [2] 林剛勇,馬善農(nóng),許邦蓮.CY7C68013在數(shù)據(jù)傳輸中的應(yīng)用[J].微計(jì)算機(jī)信息, 2007(10):76-78.
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          [4] 張國(guó)雄,測(cè)控電路[M].北京:機(jī)械工業(yè)出版社,2006.


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