基于ARM和FPGA的微加速度計(jì)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
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2．3 Altera-FPGA與ARM處理器
該系統(tǒng)的FPGA采用Altera FPGA公司的CycloneⅡ系列的EP2C35實(shí)現(xiàn)，EP2C35提供多達(dá)33 216個(gè)邏輯單元(LE)，35個(gè)18×18位乘法器483 840 b的內(nèi)部RAM塊，專用外部存儲(chǔ)器接口電路，4個(gè)鎖相環(huán)(PLL)和高速差分I／O等功能。
該系統(tǒng)中采用的ARM處理器是Philips公司的LPC2210，是基于一個(gè)支持實(shí)時(shí)仿真和嵌入式跟蹤的16／32位ARM7TDMI-S CPU的微控制器。 LPC2210的144腳封裝、極低的功耗、兩個(gè)32位定時(shí)器、八路lO位ADC，PWM輸出以及多達(dá)九個(gè)外部中斷使其特別適用于工業(yè)控制、醫(yī)療系統(tǒng)、訪問控制和電子收款機(jī)等。通過配置，LPC2210最多可提供76個(gè)GPIO。由于內(nèi)置了寬范圍的串行通信接口，其也非常適合于通信網(wǎng)關(guān)、協(xié)議轉(zhuǎn)換器以及其他各種類型的應(yīng)用。本文引用地址：http://www.ex-cimer.com/article/195475.htm
3 采集系統(tǒng)整體實(shí)施方案
3．1 FPGA控制A／D芯片進(jìn)行加速度計(jì)數(shù)據(jù)采集
該加速度計(jì)是利用兩路模擬電壓輸出來反映加速度值的大小，當(dāng)加速度值為O時(shí)輸出電壓為1．50 V，電壓輸出靈敏度為150 mV／g，A／D轉(zhuǎn)換器模擬輸入電壓范圍為VCC±0．1 V，低于VREF- +(1／2)LSB或高于VREF+ -(1／2)LSB的模擬輸入電壓分別轉(zhuǎn)換為00000000或1111111，系統(tǒng)中所加電壓分別為VCC=VREF+=5 V，VREF-=GND=O V。TLC0820可通過MODE的設(shè)置工作在只讀和讀寫兩種方式。當(dāng)MODE為低時(shí)，轉(zhuǎn)換器為只讀方式。在這種方式中，作為輸出，且作為準(zhǔn)備輸出端；同時(shí)。當(dāng)為低時(shí)，亦為低，表明器件忙，轉(zhuǎn)換器在的下降沿開始轉(zhuǎn)換，經(jīng)過不到2．5μs轉(zhuǎn)換完成，此時(shí)下降．為高阻，數(shù)據(jù)輸出也由高阻變?yōu)橛行У臄?shù)據(jù)端，當(dāng)數(shù)據(jù)讀出后，變高，返回高，數(shù)據(jù)輸出端返回到高阻態(tài)。當(dāng)MODE為高時(shí)，轉(zhuǎn)換器為讀／寫方式，作為寫輸出端。當(dāng)和為低時(shí)，轉(zhuǎn)換器開始測量輸入信號，大約600 ns后返回高，轉(zhuǎn)換器完成轉(zhuǎn)換，在讀寫方式中，在上升沿開始轉(zhuǎn)換。該實(shí)驗(yàn)采用讀寫方式來控制A／D芯片來讀取加速度計(jì)的值，所需的控制信號由FPGA輸出，相關(guān)的邏輯控制采用Verilog硬件描述語言進(jìn)行編寫，圖4為QuartusⅡ中FPGA連接A／D芯片與ARM系統(tǒng)的頂層模塊圖。
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