基于ADC和FPGA脈沖信號測量設(shè)計
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0引言
本文引用地址：http://www.ex-cimer.com/article/195622.htm測頻和測脈寬現(xiàn)在有多種方法。通?；贛CU的信號參數(shù)測量，由于其MCU工作頻率很低，所以能夠達到的精度也比較低，而基于AD10200和FPGA的時域測量精度往往可達10 ns，頻率測量精度在100 kHz以內(nèi)。適應(yīng)信號的脈寬范圍在100 ns～1 ms之間；重復(fù)周期在0.05～100ms：頻率在0.1 Hz～50 MHz。
AD10200是高速采樣芯片，其中內(nèi)嵌變壓器，因此采樣電路外部不再需要變壓器，使得電路設(shè)計更為簡單；最低采樣速率為105 MSPS，具有3.3 V或者5 V CMOS兼容輸出電平，雙通道12位采樣，補碼形式輸出，每個通道功耗為0.850W。通常可應(yīng)用于雷達中頻信號接收機、相位組接收機、通信接收機、GPS抗干擾接收機等。
StratixⅡ是Altera公司的中高端主流產(chǎn)品，該產(chǎn)品采用1.2 V、90 nm、9層信號走線，全銅SRAM工藝制造。StratixⅡ內(nèi)嵌RAM塊、DSP塊、鎖相環(huán)(PLL)和外部存儲器接口，同時，StratixⅡ也增加了全新的邏輯結(jié)構(gòu)一自適應(yīng)邏輯模塊(ALM)，因而增加了動態(tài)相位對準(DPA)電路和對新的外部存儲器接口的支持。AD芯片可以穩(wěn)定工作在100 MHz，FPGA速度可高達幾百MHz，故可保證系統(tǒng)的測量精度。
1測量原理
1.1時域測量原理
時域測量包括脈寬(PW)測量和脈沖重復(fù)周期(Pri)測量，時域測量在FPGA中可利用數(shù)字化技術(shù)實現(xiàn)。AD的兩路輸入為兩路正交中頻信號。經(jīng)過Cordic算法，即幅相解算之后獲得幅度和相位信息，其中利用幅度信息測得時域參數(shù)，其原理圖如圖1所示。
當(dāng)脈沖信號進入FPGA后，將首先進行門限判定，以將不規(guī)則的脈沖信號進行整形并變?yōu)橐?guī)則的脈沖信號。整形后，在脈沖信號上升沿啟動脈寬計數(shù)器和重復(fù)周期計數(shù)器，而在該脈沖信號的下降沿鎖存脈寬計數(shù)器并且在下個脈沖信號上升沿鎖存重復(fù)周期計數(shù)器；由此即可得到脈寬和重復(fù)周期的量化值N和M，然后再通過工作時鐘的計算，就可得出脈寬和重復(fù)周期。
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