多并行處理器接收機(jī)設(shè)計與實(shí)現(xiàn)

摘要：為滿足對衛(wèi)星信號處理越來越快的速．度及通用性的要求，設(shè)計并實(shí)現(xiàn)了一款高性能的衛(wèi)星接收機(jī)。該接收機(jī)的設(shè)計在原理上采用多并行處理器的思想，因衛(wèi)星接收機(jī)的中頻處理數(shù)據(jù)量大，實(shí)時性高。這樣，對芯片的選型提出了很高的要求，通過比較選擇了兩片目前業(yè)界處理能力強(qiáng)的DSP芯片TMS320C6416T核心計算單元，并結(jié)合使用了兩片功耗低，成本低和大容量的FPGA芯片EP3C120完成衛(wèi)星接收機(jī)中的數(shù)據(jù)處理，從而使接收機(jī)的處理速度和處理能力大大提高，滿足了處理高實(shí)時性和大數(shù)據(jù)量衛(wèi)星信號的要求。
關(guān)鍵詞：DSP；FPGA；多并行處理器；衛(wèi)星接收機(jī)

0 引 言
在航空、航天領(lǐng)域，擴(kuò)頻接收機(jī)對信號處理速度的要求不斷提高。同時，鑒于當(dāng)前單一處理器導(dǎo)航接收機(jī)結(jié)構(gòu)給導(dǎo)航算法帶來的約束及并行多處理器技術(shù)的日益成熟，為了避免專用衛(wèi)星接收機(jī)的重復(fù)研制工作，降低研制的難度、成本和周期，提高可靠性，近幾年這一領(lǐng)域中提出了多并行處理器通用接收機(jī)硬件平臺的思想。基于這一思想，本文的接收機(jī)設(shè)計在文獻(xiàn)[1]的基礎(chǔ)上做了一些改進(jìn)，采用了兩片DSP芯片TMS3206416T(以下簡稱C6416)和兩片F(xiàn)PGA芯片EP3C120的設(shè)計方案。這樣，完成各種不同的信號處理任務(wù)可以采用完全統(tǒng)一的硬件平臺，所不同的只是該硬件平臺上運(yùn)行的軟件。這就增加了系統(tǒng)的靈活性和硬件平臺的通用性，并解決了不同信號處理任務(wù)分配的問題。

1 接收機(jī)板的總體描述
接收機(jī)板的原理圖框圖如圖1所示，板上資源及性能指標(biāo)如表1所示。