5納米制程技術(shù)挑戰(zhàn)重重 成本之高超乎想象

　　半導體業(yè)自28納米進步到22/20納米，受193i光刻機所限，必須采用兩次圖形曝光技術(shù)(DP)。再進一步發(fā)展至16/14納米時，大多采用finFET技術(shù)。如今finFET技術(shù)也一代一代升級，加上193i的光學技術(shù)延伸，采用SADP、SAQP等，所以未來到10納米甚至7納米時，基本上可以使用同樣的設(shè)備，似乎己無懸念，只是芯片的制造成本會迅速增加。然而到5納米時肯定是個坎，因為如果EUV不能準備好，就要被迫采用五次圖形曝光技術(shù)(FP)，這已引起全球業(yè)界的關(guān)注。

　　而對于更先進5納米生產(chǎn)線來說，至今業(yè)界尚無關(guān)于它的投資估計。但是根據(jù)16/14納米的經(jīng)驗，以每1000硅片需要1.5億至1.6億美元計，推測未來的5納米制程，因為可能要用到EUV光刻，每臺設(shè)備需約1億美元，因此它的投資肯定會大大超過之前。所以未來建設(shè)一條芯片生產(chǎn)線需要100億美元是完全有可能的。

　　生產(chǎn)線的量產(chǎn)是個系統(tǒng)工程，需要材料、設(shè)備、晶體管結(jié)構(gòu)、EDA工具等與之配套，對于半導體業(yè)是個更大的挑戰(zhàn)。

　　新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等一系列問題，將導致未來半導體業(yè)將面臨許多的困難。

　　在近期的會議上，Intel發(fā)布的一份報告引起了業(yè)界關(guān)注，并進一步推動業(yè)界開始思考未來先進工藝制程的發(fā)展方向。

　　Intel公司提出的下一代晶體管結(jié)構(gòu)是納米線FET，這是一種晶體管的一面讓柵包圍的finFET。Intel的納米線FET有時被稱為環(huán)柵FET，并己被國際工藝路線圖ITRS定義為可實現(xiàn)5納米的工藝技術(shù)。

　　如果Intel不是走在前列，也就不可能提供其5納米進展的訊息。該報告似乎傳遞出一個信號，5納米可能有希望實現(xiàn)，或者已經(jīng)在其工藝路線圖中采用了新的晶體管結(jié)構(gòu)。

　　在5納米的競爭中，臺積電也不甘落后，其共同執(zhí)行長Mark Liu近期也表示，己經(jīng)開始對5納米的研發(fā)，并有望在7納米之后兩年推出。全球其他先進制程制造商也都在關(guān)注5納米。

　　不用懷疑，芯片制造商只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實現(xiàn)。實際上，在5納米時，的確有許多技術(shù)上的挑戰(zhàn)，導致成本之高，讓人們無法預計。

　　但是如果假設(shè)5納米出現(xiàn)在某個時刻，那么產(chǎn)業(yè)界將面臨眾多的難題。應用材料公司先進圖形技術(shù)部副總裁Mehdi Vaez-ravani認為，這其中每一項都是挑戰(zhàn)，有物理和靈敏度的要求，也有新材料方面的需求，其中晶體管的結(jié)構(gòu)必須改變。

　　如果產(chǎn)業(yè)真的邁向5納米，將面臨什么樣的挑戰(zhàn)?美國半導體工程(Semiconductor Engineering)為了推動進步，從眾多挑戰(zhàn)中匯總了以下幾個方面。

　　Lam Research全球產(chǎn)品部首席技術(shù)官泮陽(Yang Pan)認為，在通向5納米時，功能與成本是無法躲避的最大挑戰(zhàn)，所以要引入新的技術(shù)與材料。

　　晶體管結(jié)構(gòu)

　　在finFET或者納米線FET之間選擇誰會勝利還為時尚早，業(yè)界正試圖尋求更多的解決方案。

　　首先芯片制造商必須要做一些困難的決定，其中之一就是必須選擇在5納米時晶體管的結(jié)構(gòu)，如今有兩種可供選擇，finFET或者納米線FET。

　　格羅方德先進器件架構(gòu)總監(jiān)及院士Srinivasa Banna認為，對于5納米，finFET是一種選擇。顯然其從產(chǎn)業(yè)角度希望盡可能延伸finFET技術(shù)。眾所周知，產(chǎn)業(yè)界為了finFET的生態(tài)鏈己經(jīng)投了許多錢，因此從投資回報率角度上，希望finFET技術(shù)能用得更久。

　　然而縮小finFET技術(shù)至5納米是個挑戰(zhàn)，因為在5納米finFET時，預計鰭的寬度是5納米，而實際上這種結(jié)構(gòu)己經(jīng)達到理論極限。

　　Banna說，這也是芯片制造商正在開發(fā)納米線FET的原因。納米線有很好的靜電優(yōu)勢(CMOS有靜電擊穿問題)，但是也帶來許多問題，如納米線的器件寬度及器件能有多大的驅(qū)動電流，這些業(yè)界都在摸索之中。

　　三星先進邏輯實驗室高級副總裁Rodder認為，直到今天，對于5納米來說，在finFET或者納米線FET之間選擇誰會是勝利者還為時尚早，因為業(yè)界正試圖尋求更多的解決方案。

　　掩膜制造

　　掩膜的類型將由光刻工藝是采用光學光刻還是EUV來決定。掩膜的寫入時間是最大的挑戰(zhàn)。

　　在芯片制造工藝流程中，掩膜制造是首步工藝之一。過去是光刻技術(shù)來決定掩膜的型式及規(guī)格。而到5納米時，掩膜的類型將由光刻工藝是采用光學光刻還是EUV來決定。

　　做5納米的光學掩膜是令人害怕的，同樣EUV的掩膜也十分困難。D2S首席執(zhí)行官Aki Fujimura認為，EUV掩膜在很多方面與193i掩膜不一樣。因為它有很大的改變，對于每個產(chǎn)品的特性或者功能，在供應鏈中會產(chǎn)生很大影響，其中包括光刻膠、掩膜及中間掩膜，也涉及制造設(shè)備，如采用電子束寫入設(shè)備以及軟件。

　　盡管EUV掩膜在有些方面已取得進展，但是還遠遠不夠，其中空白掩膜的檢查是個難點。至今EUV掩膜及中間掩膜的相關(guān)問題仍有待解決。

　　在5納米時，掩膜的寫入時間是最大的挑戰(zhàn)。因為今天的單電子束寫入設(shè)備在做復雜圖形時的出貨不夠快，費時太久。

　　目前有兩個公司在致力于解決掩膜寫入問題，一個是IMS/JEOL duo，另一個是Nuflare，它們正采用新型的多束電子束寫入技術(shù)，目標都是為了縮短寫入時間，有望在2016年發(fā)貨。

　　從己經(jīng)出爐的報告來看，由于技術(shù)原因，設(shè)備的研發(fā)用了比預期長得多的時間。D2S的Fujimura說，任何突破性的創(chuàng)新技術(shù)從研發(fā)到成功，再達到量產(chǎn)水平，都是如此。

　　圖形

　　真正的關(guān)鍵層(critical layers)才需要采用EUV，未來combined混合模式光刻是趨勢。

　　掩膜完成之后，將在生產(chǎn)線中使用。掩膜放在光刻機中，然后通過掩膜的投影光線把圖形留在硅片的光刻膠上面。

　　理論上看，EUV的光刻工藝相對簡單，可以節(jié)省成本。但是即便EUV在7納米或者5納米時準備好，從芯片制造商角度尚離不開多次圖形曝光技術(shù)。因為真正的關(guān)鍵層(critical layers)才需要采用EUV，所以未來combined混合模式光刻是趨勢。

　　在5納米時，圖形的形成是很大的挑戰(zhàn)。為此芯片制造商希望EUV光刻能在7納米或者5納米時準備好。然而目前EUV光刻機尚未真正達到量產(chǎn)水平，其光源功率、光刻膠以及掩膜的供應鏈尚未完善。

　　如果EUV光刻在7納米或者5納米時不能達到量產(chǎn)要求，芯片制造商會面臨窘境。盡管193i光刻有可能延伸至7納米及以下，但是芯片制造成本的上升可能讓人無法接受。

　　在5納米時，采用EUV肯定比193i方法便宜，但是由于EUV光刻供應鏈大的改變，必須在整個工藝制造中新建供應鏈，其代價也高得驚人，全球只有極少數(shù)公司能承受。

　　Mentor Graphics經(jīng)理David Abercrombie認為，在5納米時，芯片制造商可能會采用不協(xié)調(diào)的混合策略，EUV的到來并不表示多次圖形曝光技術(shù)的結(jié)束。在5納米時，即便EUV己準備好，也非常有可能根據(jù)線寬的不同要求采用混用模式，即分別有193i單次及多次圖形曝光，單次EUV及EUV也很有可能要采用多次圖形曝光技術(shù)。

　　這一切都由不同的工藝尺寸來決定，對于那些簡單、大尺寸的光刻層會采用193i單次圖形曝光。相信至少兩次圖形曝光193i 2LE比單次EUV光刻要省錢，在三次圖形曝光技術(shù)193i 3LE中對于有些層非?？赡軙″X，自對準的兩次圖形曝光(SADP)也比單次EUV光刻便宜。只有到4LE 或者5LE時，EUV才有優(yōu)勢。所以對應于不同尺寸的光刻層要采用相應的方法，EUV光刻有可能作為自對準的四次圖形曝光技術(shù)(SAQP)的替代品。

　　當EUV延伸至7納米以下時，作為一種提高光刻機放大倍率的方法，需要大數(shù)值孔徑的鏡頭(NA)，為此ASML已經(jīng)開發(fā)了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達0.5至0.6。

　　由此帶來的問題是EUV光刻機的吞吐量矛盾，它的曝光硅片僅為全場尺寸的一半，與今天EUV光刻機能進行全場尺寸的曝光不一樣。

　　Mentor的Abercrombie說，問題擺在眼前，假設(shè)EUV錯失5納米機會，或者技術(shù)最終失敗，要如何完成5納米?業(yè)界只能綜合采用更嚴格的設(shè)計規(guī)則及更復雜的多次圖形曝光技術(shù)。非?？赡苁俏宕螆D形曝光技術(shù)5LE、把多次圖形曝光技術(shù)的線寬再次分半的自對準的四次圖形光刻技術(shù)(SAQP)，因此工藝之中會有更多的圖形需要采用多次圖形曝光技術(shù)，無疑將導致成本及工藝循環(huán)周期的增加。

　　晶體管材料

　　到5納米時，需要一個更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。

　　另一個因素是晶體管的形成。目前芯片制造商在16nm/14nm包括10nm時都采用finFET結(jié)構(gòu)，但是也到了轉(zhuǎn)折階段。

　　納米線FET的晶體管結(jié)構(gòu)的許多工藝步驟與finFET一樣。在納米線FET中，納米線從源穿過柵層一直到漏。開初的納米線FET可能由三個堆疊線組成。

　　Lam的泮認為，到5納米時，需要一個更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。為了降低器件的功耗及提高它的頻率而采用的新技術(shù)，必須能減少接觸電阻及寄生電容。

　　以Intel提出的納米線FET為例。在實驗室中，他們試驗了相比硅材料更優(yōu)的多種不同的溝道材料。如為了增大驅(qū)動電流，采用鍺的溝道材料，用在NMOS及PMOS晶體管中都是不錯的。同樣為了減少電容及降低功耗，可以把鍺材料用在PMOS中，以及把III-V族材料用在NMOS中。

　　互連

　　每個工藝節(jié)點上的問題都在不斷升級，業(yè)界正在開發(fā)不同的材料來解決互連問題。

　　互連的問題是什么?應用材料公司的策略計劃部資深總監(jiān)Micheal Chudzik說，III-V族、富鍺及純鍺都有禁帶寬度的問題，如漏電流變大。鍺與III-V族材料在柵堆結(jié)構(gòu)中有可靠性問題，至今未解決。

　　晶體管制成后，下面是后道工藝，引線互連是器件所必須的。由于采用通孔技術(shù)，器件的引線之間非常靠近，會由于電阻電容的RC振蕩而導致芯片的延遲。

　　每個工藝節(jié)點上的問題都在不斷升級，業(yè)界正在開發(fā)不同的材料來解決互連問題，但是當在7納米及以下時，目前尚無更好的解決辦法。

　　IMEC工藝技術(shù)和邏輯器件研發(fā)部副總裁Aaron Thean說，未來最大的改變是在后道工藝中也需要采用多次圖形曝光技術(shù)，因此后道的成本將像火箭一樣上升。這表明，在推動下一代工藝節(jié)點時，成本變成每個人必須面對的問題。

　　除非在后道工藝中有大的突破，否則在5納米時問題將越來越復雜。越來越多的層級需要采用多次圖形曝光技術(shù)，原先認為相對簡單的后道工藝也很難應對。

　　工藝控制

　　產(chǎn)業(yè)界開始采用多朿電子束檢查設(shè)備，但是此項技術(shù)可能到2020年時也準備不好。

　　芯片制造工藝流程中有許多工藝檢查點，未來會不會是挑戰(zhàn)?光學檢驗在生產(chǎn)線中仍是主力軍，但是在20納米及以下時，缺陷檢測開始有困難。使用電子束技術(shù)能檢測微小缺陷，然而受目前的技術(shù)限制，速度太慢。為了解決這些問題，產(chǎn)業(yè)界開始采用多朿電子束檢查設(shè)備，但是此項技術(shù)可能到2020年時也準備不好。

　　那么7納米與5納米的解決方案在哪里?Vaez-Iravani說，實際上未來生產(chǎn)線中光學與電子束兩種檢查設(shè)備都必須準備好。

　　工藝檢測也是需要面對的問題。在一條生產(chǎn)線中檢測點有許許多多，也不可能由一種設(shè)備全部解決，芯片制造商必須使用多種不同的檢測設(shè)備。KLA-Tencor圖形市場部副總裁Ady Levy說，當IC設(shè)計由一個工藝節(jié)點向下一個邁進時，計量檢測設(shè)備同樣面臨挑戰(zhàn)。不管是光學或是電子束設(shè)備，都必須考慮它的信號與噪聲比、測量精度、使用是否方便，以及在量產(chǎn)中是否有它的價值與地位。

　　Lam的泮說，還有挑戰(zhàn)在等著我們。由于表面的散射效應、高線和通孔及更大的變異等，將推動業(yè)界采用低電阻率金屬層，同時開發(fā)工藝解決方案要求更嚴的工藝控制。采用下一代光刻EUV或者延伸多次圖形曝光技術(shù)等，以及下一代器件實現(xiàn)經(jīng)濟性的量產(chǎn)，都需要有更嚴的工藝控制，以實現(xiàn)可接受的成品率，當然還包括面對成本的挑戰(zhàn)。