實用數(shù)字示波器的微處理器硬件設(shè)計方案

隨著通信技術(shù)的迅猛發(fā)展，電信號越來越復(fù)雜化和瞬態(tài)化，開發(fā)人員對測量領(lǐng)域必不可少的工具——數(shù)字示波器的性能提出了越來越高的要求。最大限度提高實時采樣率和波形捕獲能力成為了國內(nèi)外眾多數(shù)字示波器生產(chǎn)廠商研究的重點，實時采樣率和波形捕獲率的提高又必然帶來大量高速波形數(shù)據(jù)的傳輸、保存和處理的問題。因此，作為數(shù)字示波器數(shù)據(jù)處理和系統(tǒng)控制的中樞，微處理器性能至關(guān)重要。本文選用TI公司的雙核 DSP OMAP-L138作為本設(shè)計的微處理器，并實現(xiàn)了一種數(shù)字示波器微處理器硬件設(shè)計。

數(shù)字示波器的基本架構(gòu)

目前數(shù)字示波器多采用DSP、內(nèi)嵌微處理器型FPGA或微處理器+FPGA架構(gòu)。雖然內(nèi)嵌微處理器型FPGA靈活性強，可以充分進行設(shè)計開發(fā)和驗證，便于系統(tǒng)升級且FPGA外圍電路簡單。但是該類型FPGA屬于高端FPGA，價高且供貨渠道難得，不適合低成本的數(shù)字示波器使用。若單獨使用 DSP，雖然其數(shù)據(jù)處理能力強大，運行速度較高，但DSP的控制能力不突出，且數(shù)字示波器的采樣率越來越高，DSP內(nèi)部不能做數(shù)據(jù)流降速和緩存，當(dāng)設(shè)計采用高實時采樣率的 ADC，就得選用頻率更高且內(nèi)部存儲資源更豐富的DSP，而此類DSP一般都價格昂貴，同樣不適合低成本的數(shù)字示波器使用。因此，微處理器+FPGA架構(gòu)的方案是本設(shè)計首選。微處理器+FPGA架構(gòu)的數(shù)字示波器的系統(tǒng)結(jié)構(gòu)圖如圖1所示：

圖1 微處理器+FPGA架構(gòu)的數(shù)字示波器系統(tǒng)結(jié)構(gòu)圖

被測信號經(jīng)模擬通道運放調(diào)理后送到ADC器件;ADC轉(zhuǎn)換器將輸入端的信號轉(zhuǎn)換成相應(yīng)的數(shù)字信號并經(jīng)過FPGA緩存和預(yù)處理;微處理器對采樣得到的數(shù)字信號進行相關(guān)處理與運算;最后將波形送到屏幕上顯示，完成一次采集過程。同時采集過程中觸發(fā)電路不斷監(jiān)測輸入信號，看是否出現(xiàn)觸發(fā)狀態(tài)，觸發(fā)條件決定了波形的起始位置，觸發(fā)系統(tǒng)能夠保證被測波形能夠穩(wěn)定的顯示到屏幕上。

微處理器選型

本設(shè)計實時采樣率高達2Gsps，需要微處理器實時處理的波形數(shù)據(jù)量很大。同時微處理器要實現(xiàn)模擬通道控制、高速ADC采樣控制、波形數(shù)據(jù)存儲控制、LCD顯示控制等。因此兼具強大的數(shù)據(jù)處理能力和優(yōu)異控制能力的微處理器成為本設(shè)計首選。

基于這些要求，本設(shè)計選擇了TI公司的OMAP- L138 DSP。此芯片是TI公司2009年推出的一款高性能處理器芯片。該芯片特點如下：

1、采用C6748 DSP內(nèi)核與ARM9內(nèi)核的雙核結(jié)構(gòu)，可實現(xiàn)高達300 MHz的單位內(nèi)核頻率。利用片上ARM9，開發(fā)人員可充分利用DSP內(nèi)核支持高強度的實時處理計算，同時讓ARM負(fù)責(zé)非實時任務(wù)。

2、豐富的內(nèi)部存儲器資源。其中ARM核內(nèi)部有16KB的L1程序Cache和16KB的數(shù)據(jù)Cache;DSP核采用二級緩存結(jié)構(gòu)，包括 32KB 的L1程序Cache、32KB 的數(shù)據(jù)Cache和256KB 的L2統(tǒng)一映射SRAM，該二級高速緩存結(jié)構(gòu)可以為所有載入、存儲以及處理請求提供服務(wù)，可以為CPU提供高效、高速的數(shù)據(jù)共享;此外在ARM核與DSP 核之間還有高達128KB的片上RAM，可被ARM核、DSP核以及片外存儲器訪問。

3、豐富的外設(shè)資源。主要包括1個EMIFA口，可接16bit SDRAM或者NOR/NAND Flash;1個EMIFB口，可接16bit的DDR2(最高頻率150MHz)或16bit mDDR (最高頻率133MHz);3個UART接口;2個SPI接口;2個I2C接口;1個EMAC控制器;1個USB2.0接口和1個USB1.1接口;1個 LCD控制器;1個SATA控制器;1個uPP接口;1個VPIF接口;4個64位通用定時器。豐富的外設(shè)資源不僅可以為示波器提供與PC機、便攜式 USB接口設(shè)備通信的接口，而且極大減少DSP外圍電路的設(shè)計規(guī)模，

4、低功耗。采用1.2V內(nèi)核電壓，1.8V或3.3V I/O接口電壓，在深度睡眠模式下功耗僅有6mW，正常工作模式下功耗約為420mW。

此外OMAP-L138為浮、定點兼容DSP，使用硬件來完成浮點運算，可以在單周期內(nèi)完成，這一優(yōu)點在實現(xiàn)高精度復(fù)雜算法時尤為突出，為復(fù)雜算法的實時處理提供了保證。OMAP-L138還可與C6748 DSP實現(xiàn)引腳對引腳兼容，從而使客戶可采用不同的處理器同時開發(fā)多種不同特性的產(chǎn)品。

數(shù)字示波器系統(tǒng)硬件結(jié)構(gòu)設(shè)計

本設(shè)計ADC選用Atmel公司的AT84AD001，該芯片有兩個通道，每個通道采樣率高達1Gsps，拼合可實現(xiàn)2Gsps的實時采樣率;FPGA選用 Xilinx公司Spartan-3A系列的XC3S400A芯片，該芯片內(nèi)有8064個邏輯單元，360Kbit塊RAM，56Kbit分布式 RAM，4個數(shù)字時鐘管理模塊(DCM)，311個I/O口。300KB容量的SRAM芯片外掛在FPGA上作深存儲用，由于SRAM存儲器容量比 FPGA內(nèi)部緩存FIFO大得多，能夠存儲更多的波形數(shù)據(jù)，因而能觀察到更多的波形細(xì)節(jié)。采用64Mbit容量的SPI Flash存儲示波器掉電需要保存的數(shù)據(jù)，例如程序代碼、Boot loader程序、中英文字庫、開機畫面等。

基于OMAP-L138的示波器硬件系統(tǒng)結(jié)構(gòu)圖如圖2所示：

圖2 數(shù)字示波器系統(tǒng)結(jié)構(gòu)圖

本設(shè)計中，被測信號進入模擬通道調(diào)理后送入ADC，ADC對模擬信號采樣、量化后，進入FPGA數(shù)據(jù)流降速和數(shù)據(jù)同步處理，然后根據(jù)存儲深度要求選擇存入 FPGA內(nèi)部FIFO或者存入片外SRAM，待FPGA內(nèi)部FIFO或者片外SRAM滿標(biāo)志有效后，DSP讀取采樣數(shù)據(jù)存入DDR2 SDRAM，并完成一系列復(fù)雜的處理和運算，如FFT、插值和濾波等，再存入在DDR2內(nèi)拓展的顯示存儲區(qū)，待需要顯示時再由DSP讀取顯存中的數(shù)據(jù)通過內(nèi)部集成的LCD控制器采用DMA方式將數(shù)據(jù)送到LCD顯示，完成一次采集過程。

OMAP-L138與DDR2的接口電路設(shè)計

OMAP- L138內(nèi)部集成的DDR2/Mobile DDR控制器可外接工作頻率150MHz的DDR2 SDRAM或者工作頻率133MHz的Mobile DDR。本設(shè)計采用DDR2 SDRAM作為系統(tǒng)后級波形數(shù)據(jù)緩存器。較之SDRAM，DDR2 SDRAM不僅讀寫速度可大幅提高，存儲容量更是得到極大擴展，示波器因而能夠存儲更多波形數(shù)據(jù)并觀察到更多的波形細(xì)節(jié)，提高示波器對復(fù)雜信號和瞬態(tài)信號的捕獲概率。本設(shè)計的DDR2 SDRAM選用鎂光公司的DDR2 800內(nèi)存顆粒，型號為MT47H64M16，容量為1Gbit，核心工作電壓為1.8V，核心工作頻率為400MHz，由于OMAP-L138內(nèi)部的 DDR2控制器最高工作頻率為150MHz，所以此系統(tǒng)中DDR2需要降頻使用。OMAP-L138與DDR2的接口連接示意圖如圖3所示：