采用Zynq SoC實(shí)現(xiàn)Power-Fingerprinting 網(wǎng)絡(luò)安全性

因此，分布式計(jì)算架構(gòu)是最理想的選擇，因?yàn)槊總€(gè)傳感器都具備一個(gè)計(jì)算節(jié)點(diǎn)。此外，分布式架構(gòu)還能在同一單元中將傳感器模擬前端和算法處理高度整合在一起，從而降低成本和復(fù)雜性。此外，對(duì)于大部分安裝來(lái)說(shuō)，現(xiàn)有的網(wǎng)絡(luò)基礎(chǔ)設(shè)施足以支持目前被認(rèn)為是超低的數(shù)據(jù)速率。但是，在采用分布式處理處理的情況下，監(jiān)控器節(jié)點(diǎn)的設(shè)計(jì)就變得更具挑戰(zhàn)性，因?yàn)槠渥陨肀仨殱M足傳感器節(jié)點(diǎn)和監(jiān)控器算法處理的綜合要求。

因此監(jiān)控器節(jié)點(diǎn)必須體積小、功耗低、成本低。其必須能夠處理和緩沖來(lái)自于高速 ADC 的數(shù)據(jù)，并且還能夠滿足算法的計(jì)算需求。此單元必須足夠小才能緊靠目標(biāo)器件放置，進(jìn)而不僅能限制線纜長(zhǎng)度，而且還可提高傳感器的抗擾度。大小和潛在的安裝空間限制確定該單元可在無(wú)風(fēng)扇的情況下運(yùn)行;因而必須設(shè)計(jì)為低功耗。

由于在需要監(jiān)控的既定安裝中可能有數(shù)百個(gè)目標(biāo)器件，因此該單元的成本必須非常低才能保持較低的總體安裝成本低廉。很多嵌入式處理器都能夠滿足上述大部分條件，例如部分基于流行的 ARM® 架構(gòu)的嵌入式處理器。除了大部分由 ARM 器件實(shí)現(xiàn)的低功耗和低成本之外，ARM 產(chǎn)品還擁有更多優(yōu)勢(shì)，例如對(duì)大型社區(qū)的支持、嵌入式操作系統(tǒng)和開(kāi)發(fā)工具的可用性以及針對(duì)大部分器件的原生千兆以太網(wǎng)支持。

其中幾乎所有器件都欠缺處理原始 ADC 數(shù)據(jù)的能力(速率高達(dá) 8 Gbps)。它們也不具備對(duì)該數(shù)據(jù)進(jìn)行任何有意義操作的數(shù)字信號(hào)處理 (DSP) 功能。

充分利用 Zynq SoC 以實(shí)現(xiàn) FFP Cybersecurity

這些更嚴(yán)格的要求使得 Zynq SoC 理想適用于該應(yīng)用。Zynq SoC 可在單個(gè)全功能器件中將雙核 ARM 處理系統(tǒng)與高性能可編程邏輯高度整合在一起。這種組合不但可提供能滿足應(yīng)用的處理需求的異構(gòu)計(jì)算架構(gòu)，同時(shí)還能簡(jiǎn)化基于 PC 系統(tǒng)的代碼移植工作。

Zynq SoC 的處理系統(tǒng)能提供上述嵌入式 ARM 處理器的所有優(yōu)勢(shì)，而增加的可編程邏輯也擁有若干優(yōu)勢(shì)。它們包含與 ADC 的無(wú)縫連接，并且還能夠處理 ADC 的全數(shù)據(jù)速率。此外，Zynq SoC 在可編程邏輯結(jié)構(gòu)中包含幾百個(gè) DSP 模塊和幾萬(wàn)個(gè)邏輯模塊，能夠利用它們對(duì)檢測(cè)和訓(xùn)練算法實(shí)現(xiàn)顯著加速。Zynq SoC 還可全方位滿足針對(duì)低功耗、低成本和小尺寸的要求。

通過(guò)采用 28 納米可編程邏輯結(jié)構(gòu)和 ARM 處理系統(tǒng)，器件可實(shí)現(xiàn)相對(duì)較低的功耗。由于 Zynq SoC 擁有極高的集成度，因而無(wú)需采用之前本來(lái)所必需的眾多支持電路和外設(shè)，這不僅能縮小總體系統(tǒng)設(shè)計(jì)，同時(shí)還可降低成本。此外，為了降低風(fēng)險(xiǎn)并加速上市進(jìn)程，理想的情況是在設(shè)計(jì)中添加基于 Zynq SoC 的小型模塊級(jí)系統(tǒng) (SoM)。

iVeia 公司推出的 Atlas-I-Z7e 理想適用于嵌入式監(jiān)控器設(shè)計(jì)，因?yàn)槠鋼碛腥缦聝?yōu)勢(shì)：極高的性能功耗比(歸功于低功耗 Zynq 7020 器件和 LPDDR2 內(nèi)存);專用的可編程邏輯內(nèi)存在無(wú)需處理器干預(yù)的情況下對(duì) ADC 數(shù)據(jù)進(jìn)行緩沖;以及能在工業(yè)環(huán)境中可靠運(yùn)行。Atlas 高度靈活的無(wú)縫接口可簡(jiǎn)化基礎(chǔ)板設(shè)計(jì)。此外，SoM 開(kāi)發(fā)套件還包含具備參考設(shè)計(jì)的免版權(quán)信號(hào)處理 IP 資源庫(kù)，其不僅能提供監(jiān)控器應(yīng)用代碼的主要部分，而且還能快速提升設(shè)計(jì)功能。圖 2 描述了的基于 Zynq SoC 的最終監(jiān)控器設(shè)計(jì)。

如何執(zhí)行計(jì)算密集型系統(tǒng)功能

一旦選定硬件，現(xiàn)在的重點(diǎn)將轉(zhuǎn)變成為爸代碼從基于 PC 的設(shè)計(jì)移植到基于 Zynq SoC 的嵌入式平臺(tái)。由于對(duì) PC 的計(jì)算負(fù)載具有重要意義，因此必須將 Zynq SoC 的可編程邏輯部分必須用于加速代碼并且不能僅充當(dāng)無(wú)縫邏輯。一種可能的方法是將 PC 代碼移植到 ARM 處理器，對(duì)代碼進(jìn)行概要分析以確定計(jì)算瓶頸制定計(jì)劃以將軟件分組為要在可編程邏輯中加速的代碼(對(duì)比于 ARM 處理器上運(yùn)行的代碼)。但是，在側(cè)重加速上市進(jìn)程的情況下，我們的最初方法是通過(guò)將這些具有等效、隨時(shí)可用的 IP 核(并且已知為計(jì)算密集型)功能轉(zhuǎn)移到可編程邏輯中，從而對(duì)設(shè)計(jì)進(jìn)行分組。接下來(lái)，我們重構(gòu)并移植了 PC 代碼，然后對(duì)其余代碼進(jìn)行概要分析以確定是否還需要任何其他加速。圖 3 對(duì)此方案進(jìn)行了說(shuō)明。

毋庸置疑，DDC 是可編程邏輯實(shí)現(xiàn)方式的理想之選，因?yàn)?DDC 內(nèi)核被納為 SoM 開(kāi)發(fā)套件的一部分 ，并且 DDC 組的合并計(jì)算要求可超過(guò) 20 gigaflop。DDC 組是入侵檢測(cè)算法的一部分，其必須實(shí)時(shí)運(yùn)行才能避免錯(cuò)失入侵事件。DDC 組的抽取輸出可傳遞到 ARM 處理器，以便在軟件中進(jìn)一步處理入侵算法。雖然輸出速率可達(dá) 2 Gbps，但卻能被高性能 AXI 端口輕松處理，這些端口可將 Zynq SoC 的可編程邏輯連接到 ARM 內(nèi)存。

通過(guò)使用應(yīng)用編程接口的通用型 AXI 總線從 ARM 處理器對(duì) DDC 內(nèi)核進(jìn)行配置。API 允許在 ARM 上運(yùn)行的軟件動(dòng)態(tài)更改 DDC 參數(shù)，以便中心頻率、帶寬和抽取速率方面的更新可以根據(jù)控制算法命令實(shí)時(shí)進(jìn)行。

由于通過(guò)轉(zhuǎn)移 DDC 負(fù)載而顯著降低數(shù)據(jù)速率，因而以 766 MHz 頻率運(yùn)行的兩個(gè) ARM 中央處理單元 (CPU) 具有足夠的性能來(lái)支持后續(xù)處理進(jìn)程。由于該設(shè)計(jì)在對(duì)稱多處理 (SMP) 模式中采用 Linux 操作系統(tǒng)，因而能分離兩個(gè) ARM CPU 內(nèi)核之間的處理，一個(gè)處理入侵檢測(cè)，而另一個(gè)處理控制算法以及可與中央監(jiān)控站的通信接口。此外，Linux 還具備穩(wěn)健可靠的網(wǎng)絡(luò)支持和安全性，可允許進(jìn)行遠(yuǎn)程網(wǎng)絡(luò)管理(這正是大部分安裝所必需的)，同時(shí)禁用任何在不久的將來(lái)可能會(huì)出現(xiàn)漏洞的不必要特性。

控制處理需要原始 ADC 樣本的大型相鄰模塊。一個(gè)需注意事項(xiàng)是將原始 ADC 樣本通過(guò)高性能 AXI 端口從 ADC 接口邏輯直接串流到 ARM 內(nèi)存。但是，為了保留處理器系統(tǒng)的內(nèi)存帶寬以用于處理算法，我們反而選擇了將 ADC 數(shù)據(jù)緩沖在可編程邏輯專用的物理內(nèi)存中。這種內(nèi)存具有確定性的帶寬并確保相鄰 ADC 樣本的大量集合，而不會(huì)干擾 ARM CPU 的操作。

可將從專用可編程邏輯內(nèi)存中收集的數(shù)據(jù)通過(guò)其中一個(gè)高性能 AXI 端口傳輸?shù)?ARM，以保持低延遲并最大限度降低 ARM CPU 的開(kāi)銷。我們使用多端口內(nèi)存仲裁器提供了一個(gè)收集端口和一個(gè)檢索端口。這種方法可提供在收集樣本的同時(shí)并發(fā)檢索樣本所需的仲裁，從而進(jìn)一步減少延遲。

在對(duì)新分區(qū)的設(shè)計(jì)進(jìn)行分析時(shí)，控制算法不會(huì)足夠頻繁地運(yùn)行來(lái)充分地保持檢測(cè)精度。性能瓶頸在很大程度上歸因于 16，000 點(diǎn) FFT 運(yùn)算。借助賽靈思的 Vivado® Design Suite 提供的 FFT IP 核，F(xiàn)FT 的性能將遠(yuǎn)遠(yuǎn)足夠，因?yàn)槠湓O(shè)計(jì)為實(shí)時(shí)運(yùn)行。但是，對(duì)可編程邏輯的其他資源需求將強(qiáng)制設(shè)計(jì)利用更大的 Zynq 7030 器件。