2014中國集成電路設(shè)計年會：EDA廠商是撬動半導(dǎo)體行

工欲善其事，必先利其器。EDA行業(yè)雖然只占半導(dǎo)體產(chǎn)業(yè)整體市場份額的2%左右，但是把EDA廠商比喻為撬動整個半導(dǎo)體行業(yè)的杠桿也不為過。

如果工藝發(fā)展的不夠快，EDA廠商還可以做什么?

最能挑動業(yè)界神經(jīng)的，還是先進工藝節(jié)點的發(fā)展進度。進入深亞微米工藝以后，尤其是到現(xiàn)在的14、16nm制程，摩爾定律或許還有效，但是半導(dǎo)體的學(xué)習(xí)曲線可能已經(jīng)遇到問題，單位面積上晶體管數(shù)量增長導(dǎo)致的成本下降速度已經(jīng)沒有過去那么快。先進工藝對于IC設(shè)計企業(yè)的成本壓力也越來越大，EDA廠商是怎么應(yīng)對先進工藝挑戰(zhàn)，又如何幫助客戶來降低研發(fā)成本的呢?

圖一 半導(dǎo)體學(xué)習(xí)曲線

Mentor Graphics CEO Walden C. Rhines先生認(rèn)為，先進節(jié)點工藝對于EDA廠商是機遇也是挑戰(zhàn)，如果工藝停滯不前，則EDA工具廠商的收入也會受到影響。現(xiàn)在的先進工藝，例如 FinFET，對于成品率和測試的需求都要花費比以往多得多的人力物力來解決，Mentor針對先進工藝有完整的解決方案，例如Mentor的DFT工具對于FinFET測試驗證支持就相當(dāng)有力。

而對于現(xiàn)在設(shè)計公司成本上升的問題，Rhines先生指出，如果單指物理設(shè)計(physical design)并不存在這個問題，而且EDA核心設(shè)計軟件的成本是隨著整個半導(dǎo)體工藝演化成比例下降的。設(shè)計公司成本上升是現(xiàn)在復(fù)雜芯片設(shè)計需要大量資源投入到嵌入式軟件與系統(tǒng)設(shè)計等方面，大規(guī)模芯片設(shè)計的成本上升主要是由于系統(tǒng)集成需要越來越多的人力資源，而不是因為工藝演進需要更大更快的EDA工具所造成的。每一個新節(jié)點的研發(fā)成本大約是舊節(jié)點研發(fā)成本的三倍，我們都知道半導(dǎo)體晶體管級別的成本不斷下降是趨勢，但是降低成本不僅只有縮小特征尺寸(feature size)這一種方法，有很多其他的方法可以降低晶體管的成本，減小尺寸只是其中之一。

圖二 Mentor Graphics公司CEO Walden C. Rhines先生

Synopsys全球高級副總裁柯復(fù)華先生表示，EDA公司以往走在技術(shù)的最前沿，來驅(qū)動CMOS邏輯制程的演進，但是Synopsys很早就意識到晶圓廠在特殊工藝制程上面所做的努力。很多特殊制程雖然不是采用最先進的節(jié)點，想要做到那個地步其實不容易。很多技術(shù)，例如高壓(High Voltage)、CMOS圖像傳感器(CMOS Image Sensor)等，對于驅(qū)動、電流的要求都不是很容易實現(xiàn)的。這些技術(shù)的發(fā)展也非常重要，與摩爾定律的區(qū)別僅在于這些技術(shù)不是由工藝尺寸減小而體現(xiàn)出來的。Synopsys針對這一趨勢，在幾年前已經(jīng)開始調(diào)整，在優(yōu)先保證對于最先進技術(shù)的需求做測試的同時，另外一方面也拉回來，對于過去比較成熟的工藝節(jié)點，例如90、65nm，從純邏輯轉(zhuǎn)換到特殊工藝制程也做了大量的支持工作，確保這個技術(shù)對客戶有幫助。Synopsys在這方面也有很大的優(yōu)勢，就是其 IP部分，Synopsys很多研發(fā)工程師做的工作就是去滿足客戶對于特殊制程的需求，客戶的需求驅(qū)動了Synopsys的發(fā)展。

像Wally(Walden Rhines先生)所講，成本降低曲線是有問題的，實際上在20nm時大家就說這個曲線存在問題。但是為什么還有人要做14、16nm呢，問題就是14、 16nm對于大家來說是不值的，但是對需要14、16nm的極少數(shù)廠商來說是值得的。之所以有人愿意到14、16nm，是因為有某幾顆IC有非常大的量，特殊工藝制程趕不上這個量。但是能夠搶到這個市場份額的廠家，在整個生態(tài)系統(tǒng)中的能量是極大的，他們需要投入非常多的資源，不光靠芯片設(shè)計而已，大量的配套工作需要做，才能維持那么大的量。

“很多人可能會覺得EDA很無趣，EDA本身的確很無趣，可是如果從EDA串起來的整個行業(yè)角度來看，它是非常非常有趣的，努力的空間也非常大。” Cadence全球副總裁亞太區(qū)總裁石豐瑜先生說到，“只是集成電路行業(yè)不斷的向前演進，EDA不跟著往前走，就沒有未來。但是我們要往前走了以后再往后看才有趣”。比如現(xiàn)在大家都在往16、10、7nm走，誰也不知道接下來的腳步是越來越快還是越來越慢，不知道材料的演進是否能夠配合工藝的發(fā)展速度，假設(shè)走得沒有那么快的時候，那么大家就沒有活干了嗎?不見得，真的回頭看可能會發(fā)現(xiàn)很多事情當(dāng)時沒有做好，現(xiàn)在可以把它做好，努力去做以后卻發(fā)現(xiàn)，在舊的工藝節(jié)點，還能夠再擠出20%的性能出來，還能夠把功耗再降低一點，悶著頭做了以后會發(fā)現(xiàn)客戶在等著你。EDA接下來往先進節(jié)點走，必須要和客戶深度結(jié)合。

“深度結(jié)合就是說，我們賣一套那么貴的軟件給客戶，如何幫助客戶盡快熟練的應(yīng)用起來。如果你花半年人家花三個月，那么你完了;軟件有那么多的功能，還有很多可以調(diào)試的地方，你如果沒有去調(diào)，悶著頭按個鈕出來以后就去流片，你倒霉了。所以我們怎么來幫你，你怎么來推動我們，逼著我們跟你一同成長，這是最重要的一點。”另一點就是對于老的節(jié)點，將來是否有力量再回過頭去，把它精進與優(yōu)化一下，讓繼續(xù)使用Cadence工具的人在老的節(jié)點上對于特定的應(yīng)用也有更好的發(fā)揮。

快中求快、省而又省、精益求精 EDA廠商給IC設(shè)計企業(yè)的建議

“現(xiàn)在手機電腦等設(shè)備的生存周期越來越短，基本上每18個月用戶就會換一部手機。”談到IC設(shè)計公司的時間壓力時， Synopsys中國區(qū)總經(jīng)理/武漢研發(fā)中心董事總經(jīng)理葛群先生這樣說。他表示如果IC設(shè)計公司從設(shè)計芯片到流片成功需要花一年時間，再花半年到一年時間去進行軟件的開發(fā)與優(yōu)化，那么產(chǎn)品的上市時間根本滿足不了市場的需要。所以現(xiàn)在的方法學(xué)是在芯片設(shè)計開始之前，已經(jīng)著手進行軟件開發(fā)工作。 Synopsys提供的Virtualizer工具可以虛擬化硬件來提早進行軟件開發(fā)與優(yōu)化，芯片回來后軟件開發(fā)工作已經(jīng)差不多結(jié)束了。通過這種新的設(shè)計方法可以把產(chǎn)品提早6~9個月上市。最好的一個案例是聯(lián)發(fā)科，他們是全球最早研究出來用4個A7來實現(xiàn)四核方案的廠商，之前的四核方案至少是4個A9。聯(lián)發(fā)科在使用Synopsys的這套系統(tǒng)以后發(fā)現(xiàn)使用A7乘四核來實現(xiàn)可以達(dá)到差不多的性能、更低的成本與更小的功耗，同時軟件可以跑得更快。