嵌入式DDR總線的布線分析與設(shè)計(jì)

地址和命令信號(hào)組：保持完整的地和電源平面。特征阻抗控制在50～60 Ω。信號(hào)線寬參考具體設(shè)計(jì)實(shí)施細(xì)則。信號(hào)組與其他非DDR信號(hào)間距至少保持在20 mil以上。組內(nèi)信號(hào)應(yīng)該與DDR時(shí)鐘線長(zhǎng)度匹配，差距至少控制在25 mil內(nèi)。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配電阻RT值應(yīng)該在25～68 Ω。本組內(nèi)的信號(hào)不要和數(shù)據(jù)信號(hào)組在同一個(gè)電阻排內(nèi)。

控制信號(hào)組：控制信號(hào)組的信號(hào)最少，只有時(shí)鐘使能和片選兩種信號(hào)。仍需要有一個(gè)完整的地平面和電源平面作參考。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配終端電阻RT值為25～68 Ω。為了防止串?dāng)_，本組內(nèi)信號(hào)同樣也不能和數(shù)據(jù)信號(hào)在同一個(gè)電阻排內(nèi)。

2.5 電源部分的設(shè)計(jì)分析

通常情況下，DDR供電電壓是2.3～2.7 V，典型值是2.5 V，工作頻率的不同可能引起正常工作電壓的不同。參考電壓VREF是1.13～1.38 V，典型值是1.25 V。VTT以VREF為參考，電壓范圍是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是給差分接收器端提供一個(gè)直流參考電平，所以電流比較小，最大只有3 mA。VTT的電流由于上拉的緣故，在輸出端輸出高電平時(shí)，VTT應(yīng)能流入電流;在輸出端輸出低電平時(shí)VTT電流輸出。故VTT必須能同時(shí)有流入和流出電流，電流的大小依賴于總線上同時(shí)出現(xiàn)的電位狀態(tài)，從常用的設(shè)計(jì)來(lái)看最大可以從2.3 A到3.2 A。

由于VREF電壓作為其他信號(hào)接收端的重要參考，故它的布線設(shè)計(jì)也是十分重要的。疊加在VREF電壓的串?dāng)_或噪聲能直接導(dǎo)致內(nèi)存總線發(fā)生潛在的時(shí)序錯(cuò)誤、抖動(dòng)和漂移。很多電源芯片會(huì)把VREF和VTT從同一源輸出，但是由于使用的目的不同，走線也完全不同。VREF最好和VTT在不同平面，以免VTT產(chǎn)生的噪聲干擾VREF。而且無(wú)論是在DDR控制器端還是DDR存儲(chǔ)器端，VREF腳附近都應(yīng)放置去耦電容，消除高頻噪聲。VREF的走線寬度應(yīng)該越寬越好，最好為20～25 mil。

VTT電源應(yīng)該單獨(dú)劃分一塊平面來(lái)供應(yīng)電流，且最好放在DDR存儲(chǔ)器端。如果并聯(lián)終端匹配使用排阻的方式上拉，那么最好每個(gè)排阻都添加一個(gè)0.1 μF或0.01μF的去耦電容，這對(duì)于改善信號(hào)的完整性、提高DDR總線的穩(wěn)定性都有很好的效果。

結(jié) 語(yǔ)

在帶有DDR的嵌入式系統(tǒng)主板中，設(shè)計(jì)PCB最難的部分莫過(guò)于DDR的走線設(shè)計(jì)。好的走線就等于有了好的信號(hào)完整性和好的時(shí)序匹配，總線在高速輸入/輸出數(shù)據(jù)過(guò)程中就不會(huì)出錯(cuò)，甚至能夠有更好的抗串?dāng)_和EMC能力。DDR總線并行傳輸且速率較高，在設(shè)計(jì)過(guò)程中如果沒(méi)有按照嚴(yán)格的約束進(jìn)行布線，在設(shè)備后期調(diào)試過(guò)程中，將會(huì)出現(xiàn)各種各樣異常問(wèn)題，甚至是系統(tǒng)根本無(wú)法啟動(dòng)。而這些問(wèn)題在查找和調(diào)試中很難發(fā)現(xiàn)，以至于無(wú)法完成硬件的開(kāi)發(fā)。最好的方法就是在設(shè)計(jì)時(shí)就充分考慮信號(hào)完整性和時(shí)序匹配的問(wèn)題，在走線時(shí)就把這些規(guī)則運(yùn)用進(jìn)去;如果有條件，可以做一下仿真，預(yù)先驗(yàn)證一下設(shè)計(jì)。這樣做出來(lái)的設(shè)計(jì)，系統(tǒng)的穩(wěn)定性和可靠性才會(huì)更高。