高速印制電路板中電源完整性的優(yōu)化設(shè)計(jì)

摘要 針對(duì)空空導(dǎo)彈高速圖像信息處理板上出現(xiàn)的電壓壓降較大，導(dǎo)致集成電路無(wú)法正常工作的問(wèn)題，將電源完整性理論與PCB設(shè)計(jì)實(shí)例相結(jié)合，提出了解決高速印制電路板中電源完整性的措施，并將壓降控制在0.5%以內(nèi)，為目益復(fù)雜的高速印制電路板設(shè)計(jì)提供了參考。

隨著空空導(dǎo)彈高速圖像信息處理板上DSP、FPGA等大規(guī)模數(shù)字集成電路的廣泛應(yīng)用，信號(hào)的頻率也越來(lái)越高，圖像信息處理板出現(xiàn)電源壓降較大的問(wèn)題。頻率較低時(shí)，可將電源和地作為一個(gè)完整的參考平面，電源壓降較小。但高頻時(shí)，由于分布電感ESL的影響，電源、地平面相當(dāng)于一個(gè)諧振腔，具有諧振特性。電源平面其實(shí)可看成是由較多電感和電容構(gòu)成的網(wǎng)絡(luò)，也可看作是一個(gè)共振腔，在一定頻率下，這些電容和電感會(huì)發(fā)生諧振現(xiàn)象，從而影響電源層的阻抗。隨著頻率的增加，電源阻抗是不斷變化的，尤其是在并聯(lián)諧振效應(yīng)顯著的時(shí)候，電源阻抗也隨之明顯，因此在瞬間電流通過(guò)時(shí)便會(huì)產(chǎn)生一定的電壓降和電壓擺動(dòng)。而大部分?jǐn)?shù)字電路器件對(duì)電源波動(dòng)的要求在正常電壓的±5%范圍之內(nèi)，因此造成數(shù)字電路器件不能正常工作。

本文將電源完整性理論和PCB設(shè)計(jì)實(shí)例相結(jié)合，在諧振、電源阻抗、避免重要信號(hào)線跨越平面層分割、直流壓降等方面做了電源完整性方面的優(yōu)化設(shè)計(jì)。

1 通過(guò)諧振分析優(yōu)化印制板布局

諧振模式計(jì)算分析的是由PCB中電源和地的結(jié)構(gòu)而可能引發(fā)的風(fēng)險(xiǎn)，包括疊層、板材以及地電分割等，目的是使印制電路板在所關(guān)注的頻率范圍內(nèi)不發(fā)生諧振。

觀察PCB的諧振模式下的電壓分布，盡量避免將大電流IC放置在諧振位置或其附近位置。圖像信息處理板上電源和地的諧振圖，如圖1所示。

從圖中可知，印制電路板右上角諧振較大，因此在印制電路板布局時(shí)大電流IC器件盡量避免放置在印制板的右上角。

2 降低電源阻抗優(yōu)化電路設(shè)計(jì)

系統(tǒng)電源部分的好壞直接影響到系統(tǒng)的穩(wěn)定性，甚至可能使得系統(tǒng)邏輯錯(cuò)誤。一個(gè)低阻抗的電源分布系統(tǒng)是比較理想的，至少在整個(gè)系統(tǒng)的工作頻段內(nèi)呈低阻抗，從而具有較小的壓降。以圖像處理板上的FPGA為例，供電電源為3.3 V，電壓噪聲限為5%，最大瞬間電流為0.15 A，則設(shè)計(jì)的最大電源阻抗如式(1)所示

對(duì)FPGA的3.3 V電源做電源阻抗仿真，圖2所示為FPGA的3.3 V電源阻抗。

從圖中可看到，在357 MHz、765 MHz處諧振頻點(diǎn)阻抗較高，需要選擇合適的去耦電容，以改善電源阻抗特性。這里選取電容值為200 pF封裝為0603的電容作為FPGA的去耦電容，因?yàn)樗奶卣髑€與電源阻抗曲線峰值頻點(diǎn)一致，這樣可將電源阻抗的峰值降低。

200 pF的去耦電容布局選擇在357 MHz諧振電壓波動(dòng)最大的位置處，因在此處諧振比較明顯，同樣在728 MHz處諧振頻點(diǎn)電源阻抗也較高，因此再加上兩個(gè)62 pF電容后，電源阻抗如圖3實(shí)線所示，虛線為最初沒(méi)有加電容的電源阻抗。

從圖3中可看到，電源阻抗有了較大改善，滿足低于最大電源阻抗的要求。

3 避免高速信號(hào)線跨越平面層分割

電源和地分割、線寬以及過(guò)孔等都會(huì)造成PCB傳輸線的阻抗不連續(xù)，引起電源平面和地平面回流路徑不理想，造成電源完整性問(wèn)題。為得到更好的信號(hào)質(zhì)量，可調(diào)節(jié)線寬和介質(zhì)層的厚度以及電源和地的分割線來(lái)滿足特性阻抗的要求。以FPGA_CLK為例，在當(dāng)前PCB中，其的傳輸線阻抗如圖4所示，阻抗在 43.5～54.7 Ω之間波動(dòng)，波動(dòng)過(guò)大。

為改善傳輸線特性，對(duì)PCB層疊做優(yōu)化。通過(guò)調(diào)節(jié)線寬，介質(zhì)層的厚度以及不要跨平面層分割等來(lái)滿足50 Ω特性阻抗的要求。優(yōu)化后的傳輸線阻抗如圖5所示。

FPGA_CLK在層疊結(jié)構(gòu)優(yōu)化后，傳輸線阻抗在49.5～50.5 Ω之間，滿足了阻抗匹配的要求。電源地網(wǎng)絡(luò)和信號(hào)網(wǎng)絡(luò)不是割裂的，而是緊緊耦合在一起的，所以電源地的噪聲還會(huì)通過(guò)耦合影響信號(hào)線，或者輻射到外面，會(huì)產(chǎn)生EMI、EMC的問(wèn)題。通過(guò)電磁輻射方面的對(duì)比。圖6為沒(méi)有優(yōu)化時(shí)電磁輻射的波形，圖7為優(yōu)化后電磁輻射的波形。

通過(guò)圖中對(duì)比，電磁輻射明顯降低。

4 直流壓降

在PCB設(shè)計(jì)中，由于平面層的分割，不理想的電流路徑和各種過(guò)孔信號(hào)線的分布，電源網(wǎng)絡(luò)的直流供電時(shí)常受到影響。直流壓降分析可顯示整個(gè)PCB上電流的流向、電路密度以及直流壓降等特性。

在產(chǎn)生3.3 V的芯片出口處設(shè)置電流源和電壓源，在印制板右上方放置電流源的探針和電壓源的探針，如圖8所示。

可看到深色區(qū)域表示電流密度過(guò)大，在兩個(gè)DSP處紅色比較明顯，可減小隔離盤的大小，使電流通過(guò)，在3.3 V供電處可通過(guò)增大過(guò)孔的尺寸以及多打幾個(gè)過(guò)孔的方法使電流在幾個(gè)地方通過(guò)，以降低電流的密度。再對(duì)其做電壓壓降仿真，仿真圖如圖9所示。

最低電壓為3.285 V，壓降為0.5%，滿足系統(tǒng)電壓波動(dòng)在±10%要求。

5 結(jié)束語(yǔ)

電源完整性問(wèn)題主要是由于去耦電容的設(shè)計(jì)不合理、回路影響嚴(yán)重、多電源/地平面的分割不好、地層設(shè)計(jì)不合理以及電流不均勻等問(wèn)題引起的。通過(guò)電源完整性仿真，找到這些問(wèn)題，然后通過(guò)以下方法解決電源完整性問(wèn)題：(1)通過(guò)調(diào)整PCB疊層線寬、介質(zhì)層的厚度滿足特性阻抗的要求，調(diào)節(jié)疊層結(jié)構(gòu)滿足信號(hào)線回流路徑短的原則，調(diào)整了電源/地平面的分割，避免了重要信號(hào)線跨分割的現(xiàn)象;(2)對(duì)印制板上用到的電源進(jìn)行了電源阻抗分析，通過(guò)加入電容使其控制在目標(biāo)阻抗之下;(3)在電流密度大的部分通過(guò)調(diào)整器件的位置，使電流從更寬的路徑通過(guò)。