詳細闡述：一個技術(shù)員眼里的芯片設(shè)計

　　近年來，隨著ARM的走紅，ARM獨特的授權(quán)模式也幫助越來越多的中國芯片產(chǎn)業(yè)成長起來。尤其是華為海思的成長，更是讓很多人感到鼓舞。但很多好事之徒卻說它毫無技術(shù)含量。

　　看完之后痛心疾首，覺得很多人說的很多方面都是不對的，這是對中國IC設(shè)計的不尊重。所以獻上此文，客觀介紹一下芯片的設(shè)計制造流程，說一下我眼里的芯片產(chǎn)業(yè)。

　　賣弄前先自我介紹順便聲明一下，本人海思新員工，但不從事芯片設(shè)計類崗位，只是最近聽過一個關(guān)于芯片的培訓，再加上本人對芯片如何實現(xiàn)等問題也比較好奇，所以搜集過一些非官方、不科學資料，發(fā)表一下淺鄙之見。

　　一、工藝制程并不是越小越好

　　OK，廢話不多說，對于芯片，先說一些自己感興趣的。經(jīng)常能聽到有人爭論40nm工藝、28nm工藝，14nm工藝，甚至10nm，7nm，那么這個多少nm指得是什么呢?

　　它指的是mos管在硅片上的大小，mos管就是晶體管，它是組成芯片的最小單位，一個與非門需要4個mos管組成，一般一個ARM四核芯片上有5億個左右的mos管。世界上第一臺計算機用個是真空管，效果和mos管一樣，但是真空管的大小有兩個拇指大，而現(xiàn)在最先進工藝蝕刻的mos管只有7nm大。

　　說到這里，大家一定和我一樣，非常好奇如何在一個15mm*15mm的正方形硅片上制作出5億個大小僅為40nm的mos管。如果要用機械的方法完成這一過程，世界上很難有這么精密的儀器，可以雕刻出nm級的mos管，就算有，要雕刻出5億個，所需要的成本、時間也是難以估計的。

　　借助光可以在硅片上蝕刻下痕跡，掩膜就可以控制硅片上哪些部分會被蝕刻。掩膜覆蓋的地方，光照不到，硅片不會被蝕刻。硅片被蝕刻后，再涂上氧化層和金屬層，再蝕刻，反復多次，硅片就制造好了。一般來說，制作硅片需要蝕刻十幾次，每次用的工藝、掩膜都不一樣。幾次蝕刻之間，蝕刻的位置可能會有偏差，如果偏差過大，出來的芯片就不能用了，偏差需要控制在幾個nm以內(nèi)才能保證良品率，所以說制作硅片用的技術(shù)是人類目前發(fā)明的最精密的技術(shù)。

　　芯片可以靠掩膜蝕刻，批量生產(chǎn)，但是掩膜必須用更高精度的機器慢慢加工制作，成本非常高，一塊掩膜造價十萬美元。制造一顆芯片需要十幾塊不同的掩膜，所以芯片制造初期投入非常大，動輒幾百萬美元。芯片試生產(chǎn)過程，叫做流片，流片也需要掩膜，投入很大，流片之前，誰都不知道芯片設(shè)計是否成功，有可能流片多次不成功。所以國內(nèi)能做高端芯片的公司真沒幾家，光是掩膜成本就沒幾個公司支付得起。

　　芯片量產(chǎn)后，成本相對來說就比較低了，好的掩膜非常大，直徑30厘米，可以同時生產(chǎn)上百塊芯片。芯片如果出貨量很大，利潤還是非常高的，像英特爾的芯片，賣1000多一塊，可能平均制造成本100不到。但如果出貨量很少，那芯片平均制造成本就高得嚇人，幾百萬美元打水漂是很正常的。

　　海思芯片價格有沒有競爭力，還得看華為手機出貨量大不大。看到有人問20nm好還是40nm好，從大小上來看顯而易見20nm好。20nm意味著mos管大小只有40nm的1/4。mos管工作時是一個充電放電的過程，mos管越小，它充電需要的電量越小，所以功耗越小。而且mos管小之后，門電路密度就大，同樣大小芯片能放的mos管數(shù)就越多，性能空間越大。40nm工藝門電路密度是65nm的2.35倍。但以上都是在不考慮漏電和二級效應的情況下的理論數(shù)據(jù)。

　　當然，IC尺寸縮小也有其物理限制，當我們將晶體管縮小到 20 納米左右時，就會遇到量子物理中的問題，讓晶體管有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導入 FinFET(Tri-Gate)這個概念，如下圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術(shù)，能減少因物理現(xiàn)象所導致的漏電現(xiàn)象。

　　為什么會有人會說各大廠進入 10 納米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 納米，在 10 納米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不知名的現(xiàn)象，影響產(chǎn)品的良率。

　　如果無法想象這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。

　　再說說二級效應吧，學過初中物理的都知道一個最簡單電路的組成，包括電源、導線、電阻。接通電源，電流就瞬間流過電阻。如果把電阻換成電感，則電感會有一個逐漸充電的過程，這種情況下，電流就不是瞬間流過電感。

　　其實電阻也有感抗，只是非常微小，可以忽略不計。但如果接在電阻上的電壓非常微小，電流量非常微小，那此時，感抗就不能被忽略不計了。二級效應在芯片制程非常小時(28nm以下)，非常明顯，mos管由于電壓低，電流小，充電受到感抗的影響比40nm大，充電速度慢。芯片想要達到高頻率，mos管要加載更高的電壓，這樣就增加了功耗。漏電也是低制程的一個副作用，也需要提供芯片的功耗才能克服。所以低制程帶來的功耗優(yōu)勢就被漏電和二級效應扳回去了很多。

　　當然，新的工藝、好的工藝可以部分解決上面兩個問題，不同工藝用的物理、化學材料不同，工藝流程也不同。高通四核用的是老28nm工藝，目前來看，這個28nm工藝相比40nm工藝優(yōu)勢不大。

　　然后制程方面，目前聽過的最先進的制程是7nm，但這個制程只存在于實驗室里，遠遠沒有達到大規(guī)模量產(chǎn)的需要。低制程有些困難是難以克服的，學過物理的都知道光的衍射，低制程意味著掩膜透孔會非常小，衍射會非常嚴重，這樣肯定是無法蝕刻硅片的。這個問題也許可以通過使用電子射線或者其他粒子射線來蝕刻硅片解決，但這是那幫孫子去想的問題了。

　　二、芯片設(shè)計考驗公司技術(shù)水平

　　說說設(shè)計吧，芯片設(shè)計分為前端設(shè)計和后端設(shè)計。前端設(shè)計就像做建筑中的畫設(shè)計圖，芯片的邏輯、模塊、門電路關(guān)系都是前端設(shè)計完成的。后端設(shè)計則是布局布線，芯片做出來，最終是個實際的東西，那每個mos管擺放什么位置，每一條線怎么連，這個都是后端設(shè)計決定的。前端設(shè)計沒啥好說的，雖然技術(shù)含量非常高。

　　我就說說后端設(shè)計吧，有趣一點。5億個mos管的布局布線，雖然很多用的是IP硬核，別的廠商已經(jīng)幫忙做好了，但這絕對不是一個輕松的活。拿導線來說，兩條導線在一個硅平面上不能交叉，它們可不像我們家里的導線，包了一層塑料。如果把5億個mos管的導線放在一個平面上，還要讓某些連接、某些不連接，還不能交叉，這絕對是不可能的。

　　事實上，一個芯片布線，從上到下可能有十幾層。每一層都是蜘蛛網(wǎng)一樣的布線，如果我們化身成一個1nm的小人，進入芯片的世界走一圈，那絕對會發(fā)現(xiàn)那是一個非常宏偉，非常不可思議的世界。后端設(shè)計除了要保證線路正確連接，還要使模塊占用面積小，功耗小，規(guī)避二級效應，要求是很高的。名牌大學畢業(yè)搞后端，搞個兩年也才剛剛?cè)腴T。

　　再說說仿真，芯片在流片之前，誰都不知道它長什么樣子，更難以去揣測它設(shè)計是否成功、合理，流片成本又非常高，不可能為了驗證設(shè)計是否成功去流片。這個時候就需要用到仿真，用計算機去模擬電路的運行情況。仿真貫穿芯片設(shè)計的始末，有前端仿真、后端仿真、模擬仿真、數(shù)字仿真…仿真脫離不了計算機仿真軟件，像Sysnopys、Cadence它們是芯片設(shè)計、驗證軟件領(lǐng)域的巨擘，海思每年付給他們的費用我不知道，但起碼千萬級別。

　　仿真是一個需要超高性能計算機的任務，海思在IT中心有大量高性能計算機組成云計算資源，但在面對大型仿真時還是很吃力，跑幾個小時只能模擬出芯片幾秒鐘的運行情況。因為要跑仿真，這些計算機一天24小時都在跑。順便說一下我們部門一個Linux服務器的配置，英特爾4核4GCPU，內(nèi)存16G。

　　這個只是一個打雜的服務器，放個數(shù)據(jù)庫，編譯幾個軟件。海思小網(wǎng)的Solaris接入服務器同時有上百人在上面辦公。從這點也可以看出，做芯片投入還是非常大的，就光這些軟件、硬件成本，每個人每年要花掉公司幾十萬。

　　我們要承認，中國IC設(shè)計公司和美國那些公司比起來缺失有很大差距。畢竟80年代，人家芯片設(shè)計、制作都已經(jīng)非常成熟的時候，我們才有第一臺計算機。

　　我們知道，在一款數(shù)字芯片商，它上面很多模塊都是別人的，公司花了大筆錢買了版權(quán)，這個叫IP核。