GNU ARM匯編--(六)s3c2440的時(shí)鐘控制

PLL Value Selection Guide (MPLLCON)
1. FOUT = 2 * m * Fin / (p*2^S), FVCO = 2 * m * Fin / p where: m=MDIV+8, p=PDIV+2, s=SDIV
2. 600MHz <= FVCO <= 1.2GHz
3. 200MHz <= FCLKOUT <= 600MHz
4. Dont set the P or M value as zero, that is, setting the P=000000, M=00000000 can cause malfunction of
the PLL.
5. The proper range of P and M: 1 <= P <= 62, 1 <= M <= 248

注意:在設(shè)置MPLL和UPLL值的時(shí)候,要先設(shè)置UPLL,再設(shè)置MPLL.大約需要內(nèi)部的7個(gè)NOP的延時(shí)操作.

在datasheet中給出了一個(gè)PLL設(shè)置的參考表格.

設(shè)置MPLL的MDIV = 92 PDIV = 1 SDIV = 1

Fout = 2*(92 + 8)*12M/(1+2)/2^1 = 400M

設(shè)置UPLL的MDIV = 56 PDIV = 2 SDIV = 2

Fout = (56+8)*12M/(2+2)/2^2 = 48M

CLOCK CONTROL REGISTER (CLKCON)

這個(gè)寄存器控制各個(gè)外設(shè)的時(shí)鐘時(shí)能,是與電源管理相關(guān)的.

CLOCK SLOW CONTROL (CLKSLOW) REGISTER

這個(gè)寄存器也是與電源管理相關(guān)的,可以使用默認(rèn)的初始值.

CLOCK DIVIDER CONTROL (CLKDIVN) REGISTER

這個(gè)寄存器設(shè)置的是FCLK HCLK PCLK之間的比例:

DIVN_UPLL = 0

UPLL是48M

HDIVN = 01

PDIVN = 1

FCLK : HCLK : PCLK = 1:2:4

datasheet讀懂了,寫出匯編就很容易了,添加了時(shí)鐘設(shè)置的流水燈如下:

就寫到這里了～～～