基于FPGA和多DSP的多總線并行處理器設計

引言

隨著國防工業(yè)對精確制導武器要求的不斷提高，武器系統(tǒng)總體設計方案的日趨復雜，以及電子元器件水平的飛速發(fā)展。導引頭信號處理器的功能越來越復雜，硬件規(guī)模越來越大，處理速度也越來越高，而且產(chǎn)品的更新速度加快，生命周期縮短。實現(xiàn)功能強、性能指標高、抗干擾能力強、工作穩(wěn)定可靠、體積小、功耗低、結構緊湊合理符合彈載要求的導引頭信號處理器已經(jīng)勢在必行。過去單一采用單片機或DSP處理器搭建信號處理器已經(jīng)不能滿足要求。針對現(xiàn)有技術的不足之處，本文提出一種基于FPGA和3片DSP的目標識別與定位并行處理器。主要解決現(xiàn)在信號處理方法在水中兵器中的應用難題，提高兵器的智能化與戰(zhàn)技指標。

1 系統(tǒng)設計方案

本文設計了一種基于FPGA和3片DSP的目標識別與定位并行處理器。如圖1所示，其特征在于：

(1)端口控制CPLD芯片、系統(tǒng)數(shù)據(jù)緩存與通信FPGA芯片、3個DSP處理芯片、系統(tǒng)電源模塊、多路并行ADC模數(shù)轉換芯片、有源晶體振蕩器、LCD輸出顯示模塊。

(2)將FPGA作為系統(tǒng)數(shù)據(jù)緩存、通信與控制中樞，以此為核心，通過數(shù)據(jù)與控制總線聯(lián)接端口控制CPLD芯片，通過EMIF總線分別聯(lián)接DSP(A)、DSP (B)和DS (C)處理芯片。

(3)端口控制CPLD芯片的輸入端聯(lián)接多路并行ADC模數(shù)轉換芯片，輸出端口聯(lián)接LCD輸出顯示模塊。

(4)有源晶體振蕩器與FPGA芯片聯(lián)接，F(xiàn)PGA芯片將有源晶體振蕩器分為4路時鐘信號輸出，分別輸出到CPLD和3片DSP芯片。

(5)系統(tǒng)電源模塊為5V單電源供電，產(chǎn)生系統(tǒng)需要的3. 3V、2.5V、1.2V電源電壓。

(6)多路并行ADC模數(shù)轉換芯片對陣列接收信號進行采集，將采集的數(shù)據(jù)傳輸?shù)紺PLD緩存空間中，CPLD緩存空間半滿后將數(shù)據(jù)傳輸?shù)紽PGA數(shù)據(jù)存儲FIFO中，并將數(shù)據(jù)轉換為復數(shù)數(shù)據(jù)保存；

(7) DSP (A)、DSP (B)和DSP (C)處理芯片對于采集的數(shù)據(jù)采用并行分離算法進行盲分離和盲解卷積定位，然后對盲分離各信號進行支持向量機分類，DSP (A)、DSP (B)和DSP (C)處理芯片分別并行對待識別分離信號進行3類艦船的信號的識別，比較3個DSP的識別結果，完成目標信號分類，將分離信號識別完畢，輸出至FPGA綜合定位與分類結畢，并將結果通過CPLD輸出到LCD顯示。

圖1系統(tǒng)原理圖

多通道ADC對陣列接收信號進行采集，將采集數(shù)據(jù)傳輸?shù)紺PLD緩存空間中，CPLD緩存空間半滿后將散據(jù)傳輸?shù)紽PGA數(shù)據(jù)存儲FIFO中，井將數(shù)據(jù)轉換為復數(shù)數(shù)據(jù)保存，等待處理，從而實現(xiàn)了ADC的連續(xù)高速采集，一批數(shù)據(jù)采集完成后，用3DSP盲信號并行分離算法進行盲分離和盲解卷積定位，之后．對盲分離各信號進行支持向量機分類，3片DSP分別并行對待識別分離信號進行3類艦船的信號的識別，比較3個DSP的識別結果，完成目標信號分類，直到講待分類的分離信號識別完畢，最后由FPGA綜合定位與分類結果，并將結果通過CPLD輸出到LCD顯示。

2 具體系統(tǒng)設計

FPGA在實時并行計算實現(xiàn)標準數(shù)字信號處理算法的能力遠強于DSP，因此數(shù)字接收系統(tǒng)信號處理要用到的FIR濾渡、FFT、IFFT等算法，在FPGA中實現(xiàn)要遠快于DSP，且FPGA廠商提供了非常豐富易用的能實現(xiàn)數(shù)字信號處理的參數(shù)Core，可以大大簡化開發(fā)過程。而且，F(xiàn)PGA有大量乘法器和存儲器資源，支持設計高度并行的架構，可有效提高實時性、集成度和穩(wěn)定性。而DSP用來進行其他復雜信號處理，比如自動目標識別、抗干擾等。

2.1電路構成

本系統(tǒng)包括一片端口控制CPLD芯片，一片系統(tǒng)數(shù)據(jù)緩存與通信FPGA芯片，三片DSP處理芯片，一片串口通信芯片，一片USB通信芯片，一片3.3V電源芯片，一片2.5V電源芯片，一片1. 2V電源芯片，一片多路并行ADC模數(shù)轉換芯片．一片多路并行DAC數(shù)模轉換芯片，一片F(xiàn)lash存儲器，三片SRAM存儲器，一片EPCS存儲器，一個有源晶體振蕩器．一個無源晶體振蕩器，一個PS2鍵盤接口，一個USB接口，一個申口接口，一個SD卡卡座，一個LCD顯示模塊．

DSP芯片：TMS320C6713 DSP是TI推出的一款C6000系列32位高速浮點型DSP芯片，時鐘最高頻率為225MHz，最大處理能力達到2400MIPS，采用二級緩沖處理，4kByte直接匹配的程序緩沖LIP．4kByte可匹配的數(shù)據(jù)緩沖LID，256kByteL2額外匹配內(nèi)存。32位外部存儲器接口，可無縫連接SRAM，EPROM、Flash、SBSRAM和SDRAM；其外設EDMA支持無需CPU參與可以在允許的地址空間里傳送數(shù)據(jù)，擴展總線，具有主機口和I/O端口操作等功能，多通道緩沖串口，其通過配置能和多種串行通信接口通信。兩個32位通用定時器等。

FPGA芯片：EP3C25Q240C8N是ALTERA推出的一款功耗最低、成奉最低的Cyclone III系列高性能FPGA，具有24,624個邏輯單元，66個M9K存儲塊，總共608,256 Bits的RAM，66十18 *18乘法器，4個PLL，另外，其內(nèi)部還有20個可獨立工作的時鐘網(wǎng)絡，240個外部引腳提供了148個通用I/O，可以完全滿足多DSP的互聯(lián)。其豐富的內(nèi)部資源可以提供多種數(shù)據(jù)交換模式，進一步采用嵌入式Nios II處理器，其本身亦可以作為強大的數(shù)據(jù)處理器使用，配個其并行的計算結構和較高的運行頻宰，特別適合效據(jù)先期處理的計算處理器使用。

CPLD芯片：EPM3128ATI100 -10N是ALTERA推出的一款基于CMOS EEPROM結構的MAX 3000A系列的高性能可編程器件，具有2,500可用邏輯門，128個宏單元，多大98個可用I/O口，最高時鐘頻率192. 3MHz，接口電壓兼容Sv．3.3V，2.SV等，是理想的數(shù)據(jù)轉換與通信控制器件，系統(tǒng)中用于擴充FPGA的I/O口，作為數(shù)據(jù)轉換、緩沖與通信橋路。