基于FPGA和多DSP的多總線并行處理器設(shè)計(jì)

2.2基于FPGA的多DSP系統(tǒng)接口電路設(shè)計(jì)

在本系統(tǒng)中，要求利用一個(gè)主處理器來(lái)控制3片DSP，完成主處理器與各DSP的控制及散據(jù)傳輸，為了提高傳輸速率，保證控制的靈活性、準(zhǔn)確性，我們利用FPGA設(shè)計(jì)一種綜合實(shí)用的多DSP的接口電路。

由于系統(tǒng)中包含3片DSP，設(shè)計(jì)時(shí)采用系統(tǒng)層次化，結(jié)構(gòu)模塊化、數(shù)據(jù)傳輸高速化的設(shè)計(jì)思想，利用FPGA作為接口設(shè)計(jì)的部件，實(shí)現(xiàn)系統(tǒng)的接口電路原理如圖2所示。

圖2 FPGA與DSP通信框圖

系統(tǒng)層次化體現(xiàn)在控制結(jié)構(gòu)之中，考慮到多片DSP的接口t控制與數(shù)據(jù)傳輸以層次化結(jié)構(gòu)為主，以寄存器作為控制接口的物理層，每個(gè)DSP均有其自身的控制寄存器，以實(shí)現(xiàn)多個(gè)DSP的控制，以FIFO作為數(shù)據(jù)傳輸?shù)奈锢韺?。在軟件設(shè)計(jì)中增加了控制的靈活性及數(shù)據(jù)傳輸?shù)母咚俾?。結(jié)構(gòu)模塊化體現(xiàn)在DSP組的結(jié)構(gòu)中，根據(jù)多塊DSP接口的特點(diǎn)，在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，將3片DSP用一十FPGA來(lái)完成物理層硬件接口電路，這樣使得系統(tǒng)結(jié)構(gòu)清晰，模塊擴(kuò)充靈活方便，又可節(jié)省費(fèi)用。

2.3系統(tǒng)外部接口設(shè)計(jì)

根據(jù)數(shù)據(jù)處理需求，系統(tǒng)設(shè)計(jì)了豐富的外圍接口電路，并通過(guò)FPGA擴(kuò)展的CPLD來(lái)進(jìn)行管理。如圖3所示．

圖3 系統(tǒng)功能框圖

2.4 ADC設(shè)計(jì)

圖4為系統(tǒng)設(shè)計(jì)的．NDC硬件框圖．基于CPLD、FPGA和DSP的多通道同步數(shù)據(jù)采集系統(tǒng)主要由數(shù)據(jù)采集模塊、數(shù)據(jù)處理模塊以及散據(jù)接口模塊3部分構(gòu)成。前端由傳感器輸入的模擬信號(hào)經(jīng)信號(hào)調(diào)理模塊的整形放大后，輸入到A/D轉(zhuǎn)換模塊中，模擬量轉(zhuǎn)變?yōu)閿?shù)字量，可編程邏輯器件(CPLD)控制A/D轉(zhuǎn)換器，按照設(shè)定的采樣率采集數(shù)據(jù)，將采集到的數(shù)據(jù)通過(guò)總線寫(xiě)入FIFO，F(xiàn)IFO半滿時(shí)，發(fā)送一次半滿信號(hào)，F(xiàn)PGA接收到中斷后立即將一幀數(shù)據(jù)從FIFO中讀入到數(shù)據(jù)處理模塊，進(jìn)行初步處理并通知相應(yīng)的DSP對(duì)其進(jìn)行調(diào)用，做進(jìn)一步分析。

圖4 ADC硬件框圖

該系統(tǒng)的A/D轉(zhuǎn)換模塊選用TI公司的ADS8556型A/D轉(zhuǎn)換器，該件支持6通道信號(hào)差分輸入，有3組信號(hào)采集控制端，每組控制2路信號(hào)．16位精度，每通道的轉(zhuǎn)換速度高達(dá)450 kHz。支持高速并行數(shù)據(jù)輸出接口，數(shù)據(jù)輸出接口包括直接地址選擇模式、CYCLE模式、FIFO模式。

2.5 CPLD部分設(shè)計(jì)

CPLD控制部分：CPLD1控制ADS8556包括控制A/D轉(zhuǎn)換器的采樣率以及數(shù)據(jù)量化輸出模式等，同時(shí)控制CS信號(hào)可有效抑制噪聲；系統(tǒng)時(shí)鐘輸入為50 MHz，CPLD對(duì)其分頻產(chǎn)生20MHz時(shí)鐘以觸發(fā)A/D轉(zhuǎn)換器，同時(shí)產(chǎn)生200kH的采樣信號(hào)。

2.6數(shù)據(jù)幀格式設(shè)計(jì)

CPLD將A/D轉(zhuǎn)換后的數(shù)據(jù)不斷寫(xiě)入FIFO，當(dāng)2048字節(jié)數(shù)據(jù)寫(xiě)入FIFO后，CPLD添加16位的幀標(biāo)志及16位的幀計(jì)數(shù)，即數(shù)據(jù)格式為：被采集數(shù)據(jù)+幀標(biāo)志+幀計(jì)數(shù)。

2.7系統(tǒng)時(shí)鐘設(shè)計(jì)

對(duì)于多DSP并行處理系統(tǒng)而言，系統(tǒng)各部分的時(shí)鐘配合以同步十分關(guān)鍵，不僅關(guān)系到系統(tǒng)的穩(wěn)定運(yùn)行，更重要的是系統(tǒng)內(nèi)部的信息交換嚴(yán)重依賴于可靠地時(shí)鐘同步，特別是采用同步FIFO或RAM來(lái)傳遞數(shù)據(jù)的場(chǎng)合，同時(shí)可靠統(tǒng)一的系統(tǒng)時(shí)鐘也有利于數(shù)據(jù)傳輸效率的提升。

考慮到本系統(tǒng)容納了5片核心的處理單元，各系統(tǒng)如果分別采用各自的時(shí)鐘源，很難確保時(shí)鐘的統(tǒng)一與同步性，為信息的同步交換效率埋下了隱患，而且從工程中來(lái)看，不光增大了系統(tǒng)的設(shè)計(jì)分復(fù)雜度，擴(kuò)大了電路布板面積，而且引入了多處的干擾源，為此，系統(tǒng)從總體設(shè)計(jì)上，依據(jù)FPGA豐富靈活的內(nèi)部時(shí)鐘資源，提出采用如圖5所示方法，將FPGA各分時(shí)鐘作為其他給分系統(tǒng)的時(shí)鐘源，從而簡(jiǎn)化了電路設(shè)計(jì)，提高了時(shí)鐘的一致性與可靠性。