長江存儲在3D NAND存儲器研發(fā)領(lǐng)域取得標(biāo)志性進(jìn)展

　　近日，由國家存儲器基地主要承擔(dān)單位長江存儲科技有限責(zé)任公司(以下簡稱“長江存儲”)與中國科學(xué)院微電子研究所聯(lián)合承擔(dān)的3D NAND存儲器研發(fā)項目取得新進(jìn)展。據(jù)長江存儲CEO楊士寧在IC咖啡首屆國際智慧科技產(chǎn)業(yè)峰會(ICTech Summit 2017)上介紹，32層3D NAND芯片順利通過電學(xué)特性等各項指標(biāo)測試，達(dá)到預(yù)期要求。該款存儲器芯片由長江存儲與微電子所三維存儲器研發(fā)中心聯(lián)合開發(fā)，在微電子所三維存儲器研發(fā)中心主任、長江存儲NAND技術(shù)研發(fā)部項目資深技術(shù)總監(jiān)霍宗亮的帶領(lǐng)下，成功實現(xiàn)了工藝器件和電路設(shè)計的整套技術(shù)驗證，向產(chǎn)業(yè)化道路邁出具有標(biāo)志性意義的關(guān)鍵一步。

　　在大數(shù)據(jù)需求驅(qū)動下，存儲器芯片已是電子信息領(lǐng)域占據(jù)市場份額最大的集成電路產(chǎn)品。我國在存儲器芯片領(lǐng)域長期面臨市場需求大而自主知識產(chǎn)權(quán)和關(guān)鍵技術(shù)缺乏的困境，開展大容量存儲技術(shù)的研究和相關(guān)產(chǎn)品研制迫在眉睫。傳統(tǒng)平面型NAND存儲器在降低成本的同時面臨單元間串?dāng)_加劇和單字位成本增加等技術(shù)瓶頸。尋求存儲技術(shù)階躍性的突破和創(chuàng)新，是發(fā)展下一代存儲器的主流思路。

　　3D NAND是革新性的半導(dǎo)體存儲技術(shù)，通過增加存儲疊層而非縮小器件二維尺寸實現(xiàn)存儲密度增長，從而拓寬了存儲技術(shù)的發(fā)展空間，但其結(jié)構(gòu)的高度復(fù)雜性給工藝制造帶來全新的挑戰(zhàn)。經(jīng)過不懈努力，工藝團隊攻克了高深寬比刻蝕、高選擇比刻蝕、疊層薄膜沉積、存儲層形成、金屬柵形成以及雙曝光金屬線等關(guān)鍵技術(shù)難點，為實現(xiàn)多層堆疊結(jié)構(gòu)的3D NAND陣列打下堅實基礎(chǔ)。

　　存儲器的可靠性是影響產(chǎn)品品質(zhì)的重要一環(huán)，主要評估特性包括耐久性、數(shù)據(jù)保持特性、耦合和擾動，國際上在3D NAND領(lǐng)域的公開研究結(jié)果十分有限。器件團隊通過大量的實驗和數(shù)據(jù)分析，尋找影響各種可靠性特性的關(guān)鍵因素，并和工藝團隊緊密協(xié)作，完成了器件各項可靠性指標(biāo)的優(yōu)化，最終成功實現(xiàn)了全部可靠性參數(shù)達(dá)標(biāo)。

　　在電路設(shè)計層面，堆疊三維陣列的集成研發(fā)面臨比平面型NAND更復(fù)雜的技術(shù)問題，需要結(jié)合三維器件及陣列結(jié)構(gòu)特點進(jìn)行分析和優(yōu)化。設(shè)計團隊對三維存儲結(jié)構(gòu)進(jìn)行建模，采用根據(jù)層數(shù)可調(diào)制的編程、讀取電壓配置，補償了器件特性隨陣列物理結(jié)構(gòu)的分布差異，降低了單元串?dāng)_影響。并且，應(yīng)用了諸多創(chuàng)新性的先進(jìn)設(shè)計技術(shù)，保證了芯片達(dá)到產(chǎn)品級的功能和性能指標(biāo)。

　　3D NAND存儲器芯片研發(fā)系列工作得到了國家集成電路產(chǎn)業(yè)基金、紫光控股、湖北省國芯投資、湖北省科投的大力支持。

　　圖1. 3D NAND陣列TEM照片

　　圖2. 芯片版圖布局(左)，擦除操作測試波形(右)