使用QDR-IV設計高性能網絡系統(tǒng)——第一部分

　　流媒體視頻、云服務和移動數(shù)據推動了全球網絡流量的持續(xù)增長。為了支持這種增長，網絡系統(tǒng)必須提供更快的線路速率和每秒處理數(shù)百萬個數(shù)據包的性能。在網絡系統(tǒng)中，數(shù)據包的到達順序是隨機的，且每個數(shù)據包的處理需要好幾個存儲動作。數(shù)據包流量需要每秒鐘訪問數(shù)億萬次存儲器，才能在轉發(fā)表中找到路徑或完成數(shù)據統(tǒng)計。

　　數(shù)據包速率與隨機存儲器訪問速率成正比。如今的網絡設備需要具有很高的隨機訪問速率(RTR)性能和高帶寬才能跟上如今高速增長的網絡流量。其中，RTR是衡量存儲器可以執(zhí)行的完全隨機存儲(讀或寫)的次數(shù)，即隨機存儲速率。該度量值與存取處理過程的處理位數(shù)無關。RTR是以百萬次/每秒(MT/s)為單位計量的。

　　相比于高性能網絡系統(tǒng)需要處理的隨機流量的速率，當今高性能DRAM能夠處理的要少一些。QDR-IV SRAM旨在提供同類最佳的RTR性能，以滿足苛刻的網絡功能要求。圖1量化了QDR-IV相比于其它類型的存儲器在RTR性能方面的優(yōu)勢。即使與最高性能的存儲器相比，QDR-IV仍能提供兩倍于后者的RTR性能，因此，它是那些需要執(zhí)行要求苛刻的操作-如更新統(tǒng)計數(shù)據、跟蹤數(shù)據流狀態(tài)、調度數(shù)據包、進行表查詢-的高性能網絡系統(tǒng)的理想選擇。

　　在本系列的第一部分中，我們將探討兩種類型的QDR-IV存儲器、時鐘、讀/寫操作和分組操作。  

　　不同類型的QDR-IV：XP和HP

　　QDR-IV 有兩種類型。HP在較低頻率下工作，而且不使用分組操作。 XP面向最高性能的應用，可以使用分組操作方案，并在較高頻率下工作。

　　QDR-IV的讀寫時延由運行速度決定。表1 定義了工作模式和每個模式所支持的頻率。

　　QDR-IV SRAM具有兩個端口，即端口A和端口B。由于可以獨立訪問這兩個端口，所以對存儲器陣列進行的任何讀/寫訪問組合均可得到最大的隨機數(shù)據傳輸速率。在QDR-IV中，對每個端口進行訪問時需要使用雙倍數(shù)據速率的通用地址總線(A)。端口A的地址在輸入時鐘(CK)的上升沿上被鎖存，而端口B的地址在輸入時鐘(CK)的下降沿上或在CK#的上升沿上被鎖存?？刂菩盘?LDA#、LDB#、RWA#和RWB#)以單倍數(shù)據速率(SDR)工作，并用于確定執(zhí)行讀操作還是寫操作。兩個數(shù)據端口(DQA和DQB)均配備了雙倍數(shù)據速率(DDR)接口。該器件具有2字突發(fā)的架構。器件的數(shù)據總線帶寬為 × 18或 × 36。

　　QDR-IV SRAM包括指定為端口A和端口B的兩個端口。因為對兩個端口的訪問是獨立的，所以對于對存儲器陣列的讀/寫訪問的任何組合，隨機事務速率被最大化。 對每個端口的訪問是通過以雙倍數(shù)據速率(即時鐘的兩個邊沿)運行的公共地址總線(A)。 端口A的地址在輸入時鐘(CK)的上升沿鎖存，端口B的地址在CK的下降沿或CK#的上升沿鎖存。 控制信號(LDA#，LDB#，RWA#和RWB#)以單數(shù)據速率(SDR)運行，它們決定是執(zhí)行讀操作還是寫操作。 兩個數(shù)據端口(DQA和DQB)都配有雙倍數(shù)據速率(DDR)接口。 該器件采用2字突發(fā)架構。 它提供×18和×36數(shù)據總線寬度。

　　QDR-IV XP SRAM器件具有一個組切換選項。分組操作一節(jié)描述了如何使用組切換，讓器件能夠以更高的頻率和RTR工作。

　　時鐘信號說明

　　CK/CK#時鐘與以下地址和控制引腳相關聯(lián)：An-A0、AINV、LDA#、LDB#、RWA#以及RWB#。CK/CK#時鐘與地址和控制信號中心對齊。

　　DKA/DKA#和DKB/DKB#是與輸入寫數(shù)據相關聯(lián)的輸入時鐘。這些時鐘與輸入寫數(shù)據中心對齊。

　　根據QDR-IV SRAM器件的數(shù)據總線寬度配置，表2顯示了輸入時鐘與輸入寫數(shù)據之間的關系。為了確保指令和數(shù)據周期的正確時序，并確保正確的數(shù)據總線返回時間，DKA/DKA#和DKB/DKB#時鐘必須符合各自數(shù)據表中給出的CK?to?DKx斜率 (tCKDK)。

　　QKA/QKA#和QKB/QKB#是與讀取數(shù)據相關聯(lián)的輸出時鐘。這些時鐘與輸出讀取數(shù)據邊沿對齊。

　　QK/QK#是數(shù)據輸出時鐘，由內部鎖相環(huán)(PLL)生成。它與CK/CK#時鐘同步，并符合各自數(shù)據表中給出的CK?to?QKx斜率 (tCKQK)。

　　根據QDR-IV SRAM器件的數(shù)據總線帶寬的配置情況，表3顯示了輸出時鐘與讀取數(shù)據之間的關系。

　　讀/寫操作

　　讀和寫指令由控制輸入(LDA#、RWA#、LDB#和RWB#)和地址輸入驅動。在輸入時鐘(CK)的上升沿上對端口A控制輸入進行采樣。在輸入時鐘的下降沿上對端口B控制輸入進行采樣。

　　表4顯示的是端口A和端口B的讀/寫操作條件。  

　　如圖2 和圖3 所示，對于QDR-IV HP SRAM，端口A的讀取數(shù)據在CK的上升沿后整五個讀取延遲(RL)時鐘周期后才從DQA 引腳上輸出;對于QDR-IVXP SRAM，則需要八個讀延遲(RL)時鐘周期。CK信號的上升沿發(fā)生，同時讀取指令發(fā)出，經過指定的RL時鐘周期后才可獲取數(shù)據。

　　對于QDR-IV HP SRAM，端口A的寫入數(shù)據在CK的上升沿后整三個寫入延遲(WL)時鐘周期才傳輸至DQA 引腳;對于QDR-IV XP SRAM，則需要五個寫延遲(WL) 時鐘周期。CK信號的上升沿發(fā)生，同時寫入指令發(fā)出，經過指定的RL時鐘周期后才可獲取數(shù)據。

　　對于QDR-IV HP SRAM，端口B的讀取數(shù)據在CK的上升沿后整五個RL 時鐘周期才從DQB引腳上輸出;對于QDR-IV XP SRAM，則需要八個RL 時鐘周期。CK信號的上升沿發(fā)生，同時讀取指令發(fā)出，經過指定的RL時鐘周期后才可獲取數(shù)據。

　　對于QDR-IV HP SRAM，端口B的寫入數(shù)據在CK的上升沿后整三個WL 時鐘周期才傳輸至DQB引腳;對于QDR-IV XP SRAM，則需要五個WL 時鐘周期。CK信號的上升沿發(fā)生，同時寫入指令發(fā)出，經過指定的RL時鐘周期后才可獲取數(shù)據。

　　QVLDA/QVLDB 信號表示相應端口上的有效輸出數(shù)據。在總線上驅動第一個數(shù)據字的半周期前置位QVLDA 和QVLDB信號，并在總線上驅動最后一個數(shù)據字的半周期前取消置位它們。最后數(shù)據字后的數(shù)據輸出是三態(tài)的。 

　　旨在實現(xiàn)高速運行的分組操作

　　QDR-IV XP SRAM 的設計是為了支持頻率更高的八組模式(最大工作頻率 = 1066 MHz)，而QDR-IV HP SRAM 則支持頻率較低的無分組模式(最大工作頻率 = 667 MHz)。

　　QDR-IV XP 中較低的三個地址引腳(A2、A1 和A0)選擇了在讀或寫期間將要訪問的組。唯一的分組限制是在每個時鐘周期內該組僅能被訪問一次。QDR-IV XP SRAM 的組訪問規(guī)則要求在端口B 上訪問的組地址與在端口A 上訪問的組地址不相同。

　　如果不符合分組限制，那么由于在時鐘的上升沿時已經對讀/寫操作進行采樣，在端口A 上則不會限制讀/寫操作，但會禁止端口B 上的讀/寫操作。QDR-IV HP SRAM 并沒有任何分組限制。

　　QDR-IV XP SRAM 上的分組限制可作為某些應用的一個優(yōu)點，在這些應用中，存儲器中的每一組都有不同的用途，并且都不能在同一個時鐘周期中被訪問兩次。一個網絡路由器能夠在QDR-IV XP SRAM 的每一組內儲存不同的路由表便是一個實例。如果在同一個時鐘周期內特定的路由表僅能被訪問一次，則有可能實現(xiàn)高TRT (隨機數(shù)據傳輸速率)。在該情況下，工作頻率為1066 MHz 時，可獲得的最高隨機數(shù)據傳輸速率為2132 MT/s。

　　分組限制不會影響到數(shù)據傳輸速率的另一種情況是使用物理層上的多個端口進行設計，通過每一個端口可以直接訪問存儲器中一組。這些端口將被復用到QDR-IV XP SRAM 的端口A 和端口B。在該設計中，因為每一個組都連接了物理層上不同的端口，因此任何一個組都不能在同一個時鐘周期內被訪問兩次。

　　不過，如果第一次訪問某一組是通過當前時鐘周期的下降沿上端口B 進行的，并且第二次訪問則是通過下一個時鐘周期的上升沿上端口A 進行的，那么可以在一個時鐘周期內再次對同一組進行訪問。如圖6所示，在進行寫操作期間，端口B 和端口A 都可以在一個時鐘周期內訪問組Y。同樣，在進行讀操作期間，端口B 和端口A 可以在一個時鐘周期內訪問組X。