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          使用邏輯分析儀快速發(fā)現(xiàn)數(shù)字系統(tǒng)的問(wèn)題

          作者: 時(shí)間:2017-03-23 來(lái)源:網(wǎng)絡(luò) 收藏
          目前,數(shù)字設(shè)計(jì)正在發(fā)生翻天覆地的發(fā)展和變化,亟需采用創(chuàng)新的方法來(lái)進(jìn)行設(shè)計(jì)、仿真、測(cè)量和調(diào)試。一方面的變化是更多地采用串行總線,另一方面的變化是使用系統(tǒng)級(jí)芯片(SoC)集成電路或具有SoC功能的先進(jìn)FPGA。雖然數(shù)字設(shè)計(jì)面臨著這些變化,不過(guò)傳統(tǒng)的并行總線仍然有很大的用武之地,設(shè)計(jì)人員需要對(duì)這些總線進(jìn)行測(cè)量。本文將討論并行總線測(cè)量的基礎(chǔ)知識(shí),包括功能與計(jì)時(shí)驗(yàn)證和調(diào)試,以及如何跟蹤系統(tǒng)崩潰情況并探究其根本原因。

          邏輯分析儀中的同步和異步捕獲比較

          在討論具體的測(cè)量實(shí)例之前,我們首先來(lái)探討一下同步和異步捕獲的差別,以及各自的優(yōu)點(diǎn)和局限性。

          同步(狀態(tài)模式)捕獲是指當(dāng)出現(xiàn)一個(gè)相關(guān)的有效時(shí)鐘信號(hào)時(shí),例如在系統(tǒng)時(shí)鐘線路上出現(xiàn)上升沿,邏輯分析儀中的測(cè)量系統(tǒng)會(huì)確定數(shù)字并行總線或控制線路的邏輯值。此類測(cè)量最主要的目的是確定系統(tǒng)的基本功能是否正常。

          相比之下,異步(計(jì)時(shí)模式)捕獲是指測(cè)量系統(tǒng)采用與被測(cè)系統(tǒng)“異步”的方式對(duì)總線或單獨(dú)數(shù)字線路的值進(jìn)行采樣。測(cè)量時(shí)鐘信號(hào)由邏輯分析儀而非目標(biāo)系統(tǒng)生成。采樣速度一般比目標(biāo)系統(tǒng)的時(shí)鐘速率快,理想情況下,采樣速率是系統(tǒng)時(shí)鐘速率的4倍~10倍,這使您可以查看相關(guān)信號(hào)的“計(jì)時(shí)”特征。

          通過(guò)同步捕獲進(jìn)行功能驗(yàn)證

          當(dāng)數(shù)字設(shè)計(jì)的物理原型啟動(dòng)后,許多設(shè)計(jì)人員首先想要做的便是通過(guò)各種同步狀態(tài)模式測(cè)量,確定系統(tǒng)內(nèi)部的功能是否正常。如果發(fā)現(xiàn)異常,他們將會(huì)使用異步計(jì)時(shí)模式測(cè)量來(lái)查看是否可以找出問(wèn)題所在。

          假設(shè)有一個(gè)簡(jiǎn)單的8位計(jì)數(shù)器電路,在這個(gè)特殊的實(shí)例中,設(shè)計(jì)將會(huì)生成計(jì)數(shù)器數(shù)據(jù),這些數(shù)據(jù)會(huì)在時(shí)鐘上升沿之前變得有效和穩(wěn)定。

          通過(guò)同步捕獲初步了解計(jì)數(shù)器電路

          通過(guò)將邏輯分析儀的8條數(shù)據(jù)輸入線路連接到電路的8條數(shù)據(jù)比特輸出線路,可對(duì)計(jì)數(shù)器是否正常工作進(jìn)行初步的測(cè)試。

          將邏輯分析儀置于“State(狀態(tài))”或同步捕獲模式,并將計(jì)時(shí)設(shè)置為在時(shí)鐘信號(hào)的上升沿捕獲數(shù)據(jù)。通過(guò)“Waveform(波形)”窗口可以非常輕松地設(shè)置簡(jiǎn)單的觸發(fā)。如圖1所示,可以在總線名稱“Counter(計(jì)數(shù)器)”旁邊輸入十六進(jìn)制值E7,定義簡(jiǎn)單的觸發(fā)事件。

          當(dāng)按下“Run(運(yùn)行)”后,Waveform視圖中會(huì)顯示一個(gè)十六進(jìn)制值序列。如圖1所示,它們看上去進(jìn)行了適當(dāng)?shù)挠?jì)數(shù),要想快速獲得此數(shù)據(jù)的更完整視圖,可以采用另一種方法“ChartMode(圖表模式)”。圖2為圖表模式視圖,但是看到的不是預(yù)期的純凈斜波。


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