使用邏輯分析儀快速發(fā)現(xiàn)數(shù)字系統(tǒng)的問題

通過更接近的觀察您可以看到，計數(shù)器的最低有效位從十六進制值F跳變到0時會出現(xiàn)間斷點。例如，計數(shù)器從十六進制值DF跳變到E0、從EF跳變到F0以及從FF跳變到00時都會出現(xiàn)問題。

通過異步捕獲進行計時驗證

通過異步捕獲進行計時驗證，可對數(shù)字設(shè)計進行更深入的分析。通過這個步驟，可以辨別系統(tǒng)中存在的問題是功能問題、計時問題還是兩者同時存在。

在此模式中，對時鐘信號和數(shù)據(jù)信號進行采樣和查看至關(guān)重要。另一個標(biāo)簽定義為“Clock(時鐘)”，選擇適當(dāng)?shù)倪壿嫹治鰞x時鐘輸入線路(該線路已經(jīng)實際連接到計數(shù)器電路時鐘信號輸出端)。最簡單的觸發(fā)設(shè)置是在Waveform窗口中，將“FF”值輸入到Counter總線旁邊簡單的觸發(fā)菜單中。

使用這種觸發(fā)進行的異步捕獲如圖3所示。觸發(fā)事件在跡線的左側(cè)，可以看到數(shù)值跳變到十六進制的“00”。在此模式中，您可以看到被測件每條線路上的信號計時，其詳細程度達到邏輯分析儀采樣電路分辨率的水平。假設(shè)數(shù)據(jù)在時鐘線路的上升沿之前變得穩(wěn)定和有效。更進一步查看時鐘上升沿附近的計數(shù)器比特值，您必須選中復(fù)選框查看是否滿足了時鐘和數(shù)據(jù)之間的基本設(shè)置和保持要求。

查看時鐘上升點(計數(shù)器總線應(yīng)已經(jīng)從FF跳變到00)處的跡線，您可以看到非常明顯的問題。在該點上，數(shù)據(jù)總線還沒有穩(wěn)定在00值上。事實上，它顯然是在時鐘下降沿附近變得穩(wěn)定。設(shè)計計時中出現(xiàn)了錯誤。將游標(biāo)分別放置在時鐘下降沿(M1)、穩(wěn)定總線值00(M2)起始端和穩(wěn)定總線值00(M3)終止端上。簡單的計時測量顯示了設(shè)置時間(M1-M2)和保持時間(M3-M1)相對于時鐘下降沿的數(shù)值。

可提供幫助的觸發(fā)

查找設(shè)計中存在的問題絕非易事。設(shè)置適當(dāng)類型的觸發(fā)是探查設(shè)計流程問題根源的關(guān)鍵。一種最重要的觸發(fā)類型是“超時觸發(fā)”。邏輯分析儀可監(jiān)測重復(fù)性的、預(yù)期會出現(xiàn)的目標(biāo)系統(tǒng)行為，如果該行為在某個預(yù)定時間范圍內(nèi)沒有出現(xiàn)，則邏輯分析儀進行觸發(fā)。當(dāng)目標(biāo)系統(tǒng)的數(shù)據(jù)總線鎖定或“暫?！痹诠潭〝?shù)據(jù)值，而時鐘繼續(xù)運行時，超時觸發(fā)非常有幫助。

總結(jié)

雖然數(shù)字系統(tǒng)體系結(jié)構(gòu)正在發(fā)生革命性的變化，包括過渡到面向串行總線協(xié)議的總線結(jié)構(gòu)，但是目前的許多設(shè)計仍在采用基本的并行總線體系結(jié)構(gòu)。通常，設(shè)計人員必須對這些總線進行分析，以便進行設(shè)計驗證或查找設(shè)計缺陷。如果知道如何使用同步和異步捕獲模式以及智能觸發(fā)，可以顯著加快設(shè)計從調(diào)試到上市的過程。