IC測(cè)試基本原理與ATE測(cè)試向量生成

圖4 ATE測(cè)試向量格式

2.2 ATE測(cè)試向量的生成

對(duì)簡(jiǎn)單的集成電路，如門電路，其ATE測(cè)試向量一般可以按照ATE向量格式手工完成。而對(duì)于一些集成度高，功能復(fù)雜的IC，其向量數(shù)據(jù)龐大，一般不可能依據(jù)其邏輯關(guān)系直接寫出所需測(cè)試向量，因此，有必要探尋一種方便可行的方法，完成ATE向量的生成。

在IC設(shè)計(jì)制造產(chǎn)業(yè)中，設(shè)計(jì)、驗(yàn)證和仿真是不可分離的。其ATE測(cè)試向量生成的一種方法是，從基于EDA工具的仿真向量（包含輸入信號(hào)和期望的輸出），經(jīng)過優(yōu)化和轉(zhuǎn)換，形成ATE格式的測(cè)試向量。

依此，可以建立一種向量生成方法。利用EDA工具建立器件模型，通過建立一個(gè)Test bench仿真驗(yàn)證平臺(tái)，對(duì)其提供測(cè)試激勵(lì)，進(jìn)行仿真，驗(yàn)證仿真結(jié)果，將輸入激勵(lì)和輸出響應(yīng)存儲(chǔ)，按照ATE向量格式，生成ATE向量文件。其原理如圖5所示。

圖5 ATE向量生成示意圖

2.3測(cè)試平臺(tái)的建立

（1）DUT模型的建立

①164245模型：在Modelsim工具下用Verilog HDL語言[5]，建立164245模型。164245是一個(gè)雙8位雙向電平轉(zhuǎn)換器，有4個(gè)輸入控制端：1DIR，1OE，2DIR，2OE；4組8位雙向端口：1A，1B，2A，2B.端口列表如下：

input DIR_1，DIR_2，OE_1，OE_2；

inout [0：7] a_1，a_2，b_1，b_2；

reg [0：7] bfa1，bfb1，bfa2，bfb2；//緩沖區(qū)

②緩沖器模型：建立一個(gè)8位緩沖器模型，用來做Test bench與164245之間的數(shù)據(jù)緩沖，通過在Testbench總調(diào)用緩沖器模塊，解決Test bench與164245模型之間的數(shù)據(jù)輸入問題。

（2）Test bench的建立

依據(jù)器件功能，建立Test bench平臺(tái)，用來輸入仿真向量。

Test bench中變量定義：

reg dir1，dir2，oe1，oe2；//輸入控制端

reg[0：7] a1，a2，b1，b2；//數(shù)據(jù)端

reg[0：7] A1_out[0：7]；//存儲(chǔ)器，用來存儲(chǔ)數(shù)據(jù)

reg[0：7] A2_out[0：7]；

reg[0：7] B1_out[0：7]；

reg[0：7] B2_out[0：7]；

通過Test bench提供測(cè)試激勵(lì)，經(jīng)過緩沖區(qū)接口送入DUT，觀察DUT輸出響應(yīng)，如果滿足器件功能要求，則存儲(chǔ)數(shù)據(jù)，經(jīng)過處理按照ATE圖形文件格式產(chǎn)生*.MDC文件；若輸出響應(yīng)有誤，則返回Test bench和DUT模型進(jìn)行修正。其原理框圖可表示如圖6所示。

圖6 Test bench驗(yàn)證平臺(tái)框圖

（3）仿真和驗(yàn)證

通過Test bench給予相應(yīng)的測(cè)試激勵(lì)進(jìn)行仿真，得到預(yù)期的結(jié)果，實(shí)現(xiàn)了器件功能仿真，并獲得了測(cè)試圖形。圖7和圖8為部分仿真結(jié)果。

圖7仿真數(shù)據(jù)結(jié)果

在JC-3165的*.MDC圖形文件中，對(duì)輸入引腳，用“1”和“0”表示高低電平；對(duì)輸出引腳，用“H”和“L”表示高低電平：“X”則表示不關(guān)心狀態(tài)。由于在仿真時(shí)，輸出也是“0”和“1”，因此在驗(yàn)證結(jié)果正確后，對(duì)輸出結(jié)果進(jìn)行了處理，分別將“0”和“1”轉(zhuǎn)換為“L”和“H”，然后放到存儲(chǔ)其中，最后生成*.MDC圖形文件。

圖8生成的*.MDC文件

3結(jié)論

本文在Modelsim環(huán)境下，通過Verilog HDL語言建立一個(gè)器件模型，搭建一個(gè)驗(yàn)證仿真平臺(tái)，對(duì)164245進(jìn)行了仿真，驗(yàn)證了164245的功能，同時(shí)得到了ATE所需的圖形文件，實(shí)現(xiàn)了預(yù)期所要完成的任務(wù)。

隨著集成電路的發(fā)展，芯片設(shè)計(jì)水平的不斷提高，功能越來越復(fù)雜，測(cè)試圖形文件也將相當(dāng)復(fù)雜且巨大，編寫出全面、有效，且基本覆蓋芯片大多數(shù)功能的測(cè)試圖形文件逐漸成為一種挑戰(zhàn)，在ATE上實(shí)現(xiàn)測(cè)試圖形自動(dòng)生成已不可能。因此，有必要尋找一種能在EDA工具和ATE測(cè)試平臺(tái)之間的一種靈活通訊的方法。

目前常用的一種方法是，通過提取EDA工具產(chǎn)生的VCD仿真文件中的信息，轉(zhuǎn)換為ATE測(cè)試平臺(tái)所需的測(cè)試圖形文件，這需要對(duì)VCD文件有一定的了解，也是進(jìn)一步的工作。