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          可編程邏輯器件與單片機(jī)在雙控制器中的設(shè)計(jì)

          作者: 時(shí)間:2017-06-04 來源:網(wǎng)絡(luò) 收藏

          本文引用地址:http://www.ex-cimer.com/article/201706/348742.htm

          在傳統(tǒng)的控制系統(tǒng)中,人們常常采用作為控制核心。但這種方法硬件連線復(fù)雜,可靠性差,且的端口數(shù)目、內(nèi)部定時(shí)器和中斷源的個(gè)數(shù)都有限,在實(shí)際應(yīng)用中往往需要外加擴(kuò)展芯片。這無疑對(duì)系統(tǒng)的設(shè)計(jì)帶來諸多不便。

          現(xiàn)在有很多系統(tǒng)采用作為控制核心。它與傳統(tǒng)設(shè)計(jì)相比較,不僅簡化了接口和控制,提高了系統(tǒng)的整體性能及工作可靠性,也為系統(tǒng)集成創(chuàng)造了條件。但的D觸發(fā)器資源非常有限,而且在控制時(shí)序方面不如那樣方便,很多不熟悉的應(yīng)用者往往感到應(yīng)用起來非常的困難。利用可編程邏輯器件和單片機(jī)構(gòu)成的雙向通信控制器克服了兩者的缺點(diǎn),且把二者的長處最大限度地發(fā)揮出來。

          1 與單片機(jī)雙向串行通信原理

          1.1單片機(jī)到可編程邏輯器件的串行通信

          單片機(jī)到的串行通信接口電路是利用VHDL語言在CPLD中設(shè)計(jì)一個(gè)串行輸入并行輸出的八位移位寄存器,其端口與單片機(jī)的P1.4~P1.7相連,如圖1所示。CS為單片機(jī)選信號(hào),當(dāng)其為低時(shí)使能八位寄存器;當(dāng)DCLOCK信號(hào)的上升沿到達(dá)clk端口時(shí),八位移位寄存器就會(huì)將單片機(jī)輸出到cxin的一位數(shù)據(jù)移入;當(dāng)單片機(jī)A寄存器中的八位數(shù)據(jù)欲傳送給CPLD時(shí),就在P1.6連續(xù)產(chǎn)生八次上升沿,單片機(jī)便順次地將A中的數(shù)據(jù)移到cxin,八次后A中的數(shù)據(jù)段就會(huì)出現(xiàn)在CPLD的cxout中。

          其VHDL源程序如下:

          entity cuanxing is
            port (clk,cxin,cs:in std_logic;
            cxout:out std_logic_vector(7 downto 0));
            end;
            architecture rtl of cuanxing is
            signal shift:std_logic_vector(7 downto 0) ;八位暫存變量并行輸出
            begin
            process(clk)
            begin
            if(cs=0)then
            shift=(others=>0);若未被選中,輸出全零
            elsif(clkevent and clk=1)then ;若上升沿到達(dá)clk時(shí),被選中。
            shift(7 downto 1)=shift(6 downto 0) ;八位數(shù)據(jù)前移一位
            shift(0)=cxin;最低位由cxin輸入
            end if;
            end process;
            cxout=shift;將八位變量送至端口
            end rtl;
            與之相對(duì)應(yīng)的單片機(jī)控制子程序如下(待發(fā)數(shù)據(jù)存放在A中):
            CS EQU P1.4
            EN EQU P1.5
            DCLOCK EQU P1.6
            DOUT EQU P1.7
            CONV:PUSH 07H
            MOV R7,#8 ;將移位個(gè)數(shù)8存入R7
            CLR DCLOCK
            SETB CS ;選中移位寄存器
            CLR EN
            CLR C
            JXL:RLC A ;左移一位,將待發(fā)數(shù)據(jù)送至CY
            MOV DOUT,C ;送至端口
            ACALL YS1MS
           SETB DCLOCK ;給一個(gè)上升沿,將數(shù)據(jù)移入移位寄存器
            ACALL YS1MS
            CLR DCLOCK
            DJNZ R7,JXL ;若未到8次則傳送下一位
            SETB EN ;八位命令字全部移入,給EN一個(gè)上升沿,使CPLD執(zhí)行相應(yīng)操作
            ACALL YS1MS
            POP 07H
            RET

          1.3可編程邏輯器件到單片機(jī)的串行通信

          可編程邏輯器件到單片機(jī)的串行通信與單片機(jī)到可編程邏輯器件的串行通信類似,只不過八位寄存器改為并入串出,其端口如圖2所。當(dāng)單片機(jī)的cs=1時(shí),寄存器被選中;當(dāng)load=1時(shí),待發(fā)的數(shù)據(jù)被加載到bxin上;當(dāng)clk上升沿到來時(shí),將數(shù)據(jù)一位一位移出至bxout上,與此同時(shí),單片機(jī)一位一位接收到自bxout上的數(shù)據(jù)。在clk八個(gè)上升沿后,加載到bxin的數(shù)據(jù)便被傳送至單片機(jī)的A寄存器中(其VHDL和單片機(jī)源程序由于篇幅所限,不予給出)。

          2雙控制系統(tǒng)的實(shí)現(xiàn)原理



          由于單片機(jī)端口有限,所以大部分外圍器件的連線靠CPLD來完成,而對(duì)時(shí)序控制要求較高的那些外圍器件則靠單片機(jī)來間接控制。所謂間接控制就是指應(yīng)用者可以自定義很多個(gè)命令字,每個(gè)命令字對(duì)應(yīng)著CPLD一項(xiàng)或一系列操作。當(dāng)單片機(jī)想讓某外部器件實(shí)現(xiàn)某種功能時(shí),可以通過串行通信把命令字傳送給可編程邏輯器件CPLD.CPLD收到該命令字關(guān)判斷命令字后,便在EN的上升沿到來后執(zhí)行相應(yīng)的操作。這里值得一提的是:命令字傳送給CPLD后,只有在EN的上升到來后CPLD才能執(zhí)行相應(yīng)操作。這是為了防止命令字在字傳送期間使CPLD誤動(dòng)作。

          當(dāng)外部器件有中斷信號(hào)反饋到控制器時(shí),也可將特定的命令字由CPLD傳送給,使產(chǎn)生中斷進(jìn)行處理。但無論有多少個(gè)外圍器件需產(chǎn)生中斷控制。在AT89CF51中斷子程序中,運(yùn)行由CPLD向單片機(jī)的串行通信程序,將特定的命令字讀到A寄存器中,從而可知是如個(gè)外圍器件產(chǎn)生的中斷(由應(yīng)用者自行定義),進(jìn)而可知需何種外部操作。

          本雙控制系統(tǒng)在項(xiàng)目設(shè)計(jì)中應(yīng)用起來非常靈活方便,這里采用的是八位命令字,最多可自定義256個(gè)命令字。由于同時(shí)采用了單片機(jī)和CPLD,因此編程非常靈活方便,工程人員可根據(jù)自身特點(diǎn)而相應(yīng)選擇。例如,有些人的單片機(jī)編程能力要比CPLD語言編程略好一些,那他可在VHDL語言編程中把命令字對(duì)應(yīng)的操作定義得簡單一些(最簡單的莫過于使某個(gè)管腳變?yōu)楦唠娖交虻碗娖剑蝗羰窍牒喕瘑纹瑱C(jī)的編程,則可使高電平或低電平);若是想簡化單片機(jī)的編程,則可使VHDL語言編程中特定命令字對(duì)應(yīng)的操作復(fù)雜一些。

          單片機(jī)的編程過程就是對(duì)A寄存器寫不同命令字,然后調(diào)用串行通信子程序的過程。若是VHDL的命令字,然后調(diào)用串行通信子程序的過程。若是VHDL的命令字對(duì)應(yīng)程序簡單些,則要完成對(duì)某特定外圍器件的操作所需要的命令字調(diào)用就會(huì)多一些。反之亦然,僅此而已。

          總之,用單片機(jī)與CPLD構(gòu)成的,此用它們各自獨(dú)立開發(fā)項(xiàng)目要容易得多。



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