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          verilog HDL基礎(chǔ)之:實(shí)例3 數(shù)字跑表

          作者: 時(shí)間:2017-06-05 來(lái)源:網(wǎng)絡(luò) 收藏

          實(shí)例的內(nèi)容及目標(biāo)

          1.實(shí)例的主要內(nèi)容

          本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的,可以實(shí)現(xiàn)一個(gè)小時(shí)以?xún)?nèi)精確至百分之一秒的計(jì)時(shí)。

          本文引用地址:http://www.ex-cimer.com/article/201706/348835.htm

          的顯示可以通過(guò)編寫(xiě)數(shù)碼管顯示程序來(lái)實(shí)現(xiàn),本實(shí)例只給出的實(shí)現(xiàn)過(guò)程。讀者還可以通過(guò)增加小時(shí)的計(jì)時(shí)功能,實(shí)現(xiàn)完整的跑表功能。

          2.實(shí)例目標(biāo)

          本實(shí)例主要實(shí)現(xiàn)了計(jì)數(shù)及進(jìn)位的設(shè)計(jì),通過(guò)幾個(gè)always模塊的設(shè)計(jì)實(shí)現(xiàn)一個(gè)特定用途的模塊——數(shù)字跑表。通過(guò)本實(shí)例,讀者應(yīng)達(dá)到下面的一些實(shí)例目標(biāo)。

          • 初步掌握Verilog語(yǔ)言的設(shè)計(jì)方法。
          • 完成一個(gè)數(shù)字跑表的設(shè)計(jì)。

          原理簡(jiǎn)介

          本數(shù)字跑表首先要從最低位的百分秒開(kāi)始,按照系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)。計(jì)數(shù)至100后向秒進(jìn)位,秒以百分秒計(jì)數(shù)器的進(jìn)位位為時(shí)鐘進(jìn)行計(jì)數(shù)。計(jì)數(shù)至60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器以秒計(jì)數(shù)器的進(jìn)位位為時(shí)鐘進(jìn)行計(jì)數(shù),讀者可以自行增加小時(shí)計(jì)數(shù)器。

          數(shù)字跑表巧妙地運(yùn)用進(jìn)位位作為計(jì)數(shù)時(shí)鐘來(lái)減少計(jì)數(shù)的位數(shù)。如果統(tǒng)一使用系統(tǒng)時(shí)鐘作為計(jì)數(shù)時(shí)鐘,那秒計(jì)數(shù)器將是一個(gè)6000進(jìn)制的計(jì)數(shù)器,而分計(jì)數(shù)器將是一個(gè)3600000進(jìn)制的計(jì)數(shù)器。這樣將極大的浪費(fèi)FPGA的邏輯資源。而使用進(jìn)位位作為計(jì)數(shù)時(shí)鐘,只需要一個(gè)100進(jìn)制的計(jì)數(shù)器和兩個(gè)60進(jìn)制的計(jì)數(shù)器。

          本實(shí)例的數(shù)字跑表模塊圖。

          在實(shí)際的設(shè)計(jì)中,為了使計(jì)數(shù)器更加簡(jiǎn)單,計(jì)數(shù)器使用高低位兩個(gè)計(jì)數(shù)器實(shí)現(xiàn)。100進(jìn)制計(jì)數(shù)器分別是高位10進(jìn)制計(jì)數(shù)器,低位10進(jìn)制計(jì)數(shù)器;60進(jìn)制計(jì)數(shù)分別是高位6進(jìn)制計(jì)數(shù)器,低位10進(jìn)制計(jì)數(shù)器。這樣整個(gè)數(shù)字跑表使用6個(gè)計(jì)數(shù)器實(shí)現(xiàn)。

          同時(shí)由于10進(jìn)制計(jì)數(shù)器重復(fù)使用了5次,可以使用獨(dú)立的模塊實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器,這樣就可以通過(guò)模塊復(fù)用來(lái)節(jié)省整個(gè)模塊使用的資源。

          數(shù)字跑表提供了清零位CLR和暫停位PAUSE,百分秒的時(shí)鐘信號(hào)可以通過(guò)系統(tǒng)時(shí)鐘分頻提供。分頻至1/100s,即可實(shí)現(xiàn)真實(shí)的時(shí)間計(jì)數(shù)。詳細(xì)的時(shí)鐘分頻設(shè)計(jì)讀者可參考相關(guān)的資料實(shí)現(xiàn),在本實(shí)例中不再提供。

          代碼分析

          下面給出這個(gè)數(shù)字跑表的源代碼,讀者可以將這些源代碼嵌入自己的工程設(shè)計(jì)中,來(lái)實(shí)現(xiàn)數(shù)字跑表的功能。

          首先給出代碼中端口信號(hào)的定義,讀者可根據(jù)這些端口與自己的工程設(shè)計(jì)進(jìn)行連接。

          • CLK:時(shí)鐘信號(hào)。
          • CLR:異步復(fù)位信號(hào)。
          • PAUSE:暫停信號(hào)。
          • MSH、MSL:百分秒的高位和低位。
          • SH、SL:秒信號(hào)的高位和低位。
          • MH、ML:分鐘信號(hào)的高位和低位。

          下面是數(shù)字跑表的Verilog HDL源代碼及說(shuō)明。

          module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口說(shuō)明

          input CLK,CLR;

          input PAUSE;

          output[3:0] MSH,MSL,SH,SL,MH,ML; //內(nèi)部信號(hào)說(shuō)明

          reg[3:0] MSH,MSL,SH,SL,MH,ML;

          reg cn1,cn2; //cn1為百分秒向秒的進(jìn)位,cn2為秒向分的進(jìn)位

          //百分秒計(jì)數(shù)模塊,每計(jì)滿(mǎn)100,cn1 產(chǎn)生一個(gè)進(jìn)位

          always @(posedge CLK or posedge CLR) begin

          if(CLR) begin //異步復(fù)位

          {MSH,MSL}=8h00;

          cn1=0;

          end

          else if(!PAUSE) begin //PAUSE 為0時(shí)正常計(jì)數(shù),為1時(shí)暫停計(jì)數(shù)

          if(MSL==9) begin

          MSL=0; //低位計(jì)數(shù)至10時(shí),低位歸零

          if(MSH==9) begin

          MSH=0; //低、高位計(jì)數(shù)至10時(shí),高位歸零

          cn1=1; //低、高位計(jì)數(shù)至10時(shí),觸發(fā)進(jìn)位位

          end

          else //低位計(jì)數(shù)至10,高位計(jì)數(shù)未至10時(shí),高位計(jì)數(shù)

          MSH=MSH+1;

          end

          else begin

          MSL=MSL+1; //低位計(jì)數(shù)未至10時(shí),低位計(jì)數(shù)

          cn1=0; //低位計(jì)數(shù)未至10時(shí),不觸發(fā)進(jìn)位位

          end

          end

          end

          //秒計(jì)數(shù)模塊,每計(jì)滿(mǎn)60,cn2 產(chǎn)生一個(gè)進(jìn)位

          always @(posedge cn1 or posedge CLR) begin

          if(CLR) begin //異步復(fù)位

          {SH,SL}=8h00;

          cn2=0;

          end

          else if(SL==9) begin

          SL=0; //低位計(jì)數(shù)至10時(shí),低位歸零

          if(SH==5) begin

          SH=0; //低位計(jì)數(shù)至10,高位計(jì)數(shù)至6時(shí),高位歸零

          cn2=1; //低位計(jì)數(shù)至10,高位計(jì)數(shù)至6時(shí),觸發(fā)進(jìn)位位

          end

          else

          SH=SH+1; //低位計(jì)數(shù)至10,高位計(jì)未數(shù)至6時(shí),高位計(jì)數(shù)

          end

          else begin

          SL=SL+1; //低位計(jì)數(shù)未至10時(shí),低位計(jì)數(shù)

          cn2=0; //低位計(jì)數(shù)未至10時(shí),不觸發(fā)進(jìn)位位

          end

          end

          //分鐘計(jì)數(shù)模塊,每計(jì)滿(mǎn)60,系統(tǒng)自動(dòng)清零

          always @(posedge cn2 or posedge CLR) begin

          if(CLR) begin //異步復(fù)位

          {MH,ML}=8h00;

          end

          else if(ML==9) begin

          ML=0; //低位計(jì)數(shù)至10時(shí),低位歸零

          if(MH==5)

          MH=0; //低位計(jì)數(shù)至10,高位計(jì)數(shù)至6時(shí),高位歸零

          else

          MH=MH+1; //低位計(jì)數(shù)至10,高位計(jì)未數(shù)至6時(shí),高位計(jì)數(shù)

          end

          else

          ML=ML+1; //低位計(jì)數(shù)未至10時(shí),低位計(jì)數(shù)

          end

          endmodule

          通過(guò)上面的這3個(gè)模塊,即可實(shí)現(xiàn)數(shù)字跑表的功能。



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