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Verilog HDL 模塊和端口以及門級建模
- 模塊定義以關(guān)鍵字module開始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個(gè)組成部分：變量聲明、數(shù)據(jù)流語句、底
- 關(guān)鍵字： VerilogHDL 端口 建模
Verilog HDL簡明教程(part1)
- Verilog HDL簡明教程(part1)-Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
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Verilog門電平模型化
- 下面講述 Verilog HDL為門級電路建模的能力，包括可以使用的內(nèi)置基本門和如何使用它們來進(jìn)行硬件描述。
- 關(guān)鍵字： VerilogHDL 門級電路建模 硬件描述 門電平模型化
Verilog HDL的歷史及設(shè)計(jì)流程
- Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計(jì)者和 Cadence 公司（ Cadence Design System ）的第一個(gè)合伙人。
- 關(guān)鍵字： VerilogHDL VHDL 設(shè)計(jì)流程
FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3個(gè)基本原則
- 在FPGA設(shè)計(jì)領(lǐng)域，面積通常指的是FPGA的芯片資源，包括邏輯資源和I/O資源等。速度一般指的是FPGA工作的最高頻率。和DSP或者ARM芯片不同，F(xiàn)PGA設(shè)計(jì)的工作頻率不是固定的，而是和設(shè)計(jì)本身的延遲緊密相聯(lián)。
- 關(guān)鍵字： FPGA系統(tǒng)設(shè)計(jì) 高速基本單元 VerilogHDL 異步設(shè)計(jì) 同步設(shè)計(jì)
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：使用函數(shù)實(shí)現(xiàn)簡單的處理器
- 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)簡單8位處理器，可以實(shí)現(xiàn)兩個(gè)8位操作數(shù)的4種操作。在設(shè)計(jì)過程中，使用了函數(shù)調(diào)用的設(shè)計(jì)方法。
- 關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器
- 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)可自動(dòng)轉(zhuǎn)換量程的頻率計(jì)控制器。在設(shè)計(jì)過程中，使用了狀態(tài)機(jī)的設(shè)計(jì)方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語言設(shè)計(jì)模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計(jì)控制器 FPGA
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： 典型實(shí)例-狀態(tài)機(jī)應(yīng)用
- 狀態(tài)機(jī)設(shè)計(jì)是HDL設(shè)計(jì)里面的精華，幾乎所有的設(shè)計(jì)里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時(shí)具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機(jī) FPGA
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格
- 用always塊設(shè)計(jì)純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號(hào)都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號(hào)都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格
- 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語法只是它們各自語言的一個(gè)子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形成，因此各廠商的綜合器所支持的HDL子集也略有所不同。
- 關(guān)鍵字： VerilogHDL 有限狀態(tài)機(jī) FSM
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：Verilog HDL高級語法結(jié)構(gòu)--函數(shù)
- 函數(shù)的定義蘊(yùn)含聲明了與函數(shù)同名的、函數(shù)內(nèi)部的寄存器。如在函數(shù)的聲明語句中為缺省,則這個(gè)寄存器是一位的；否則是與函數(shù)定義中一致的寄存器。
- 關(guān)鍵字： VerilogHDL 函數(shù) function
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： Verilog HDL高級語法結(jié)構(gòu)—任務(wù)
- 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過程。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。
- 關(guān)鍵字： VerilogHDL 任務(wù) task
硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之：task和function說明語句的區(qū)別
- task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函數(shù)。
- 關(guān)鍵字： VerilogHDL task function
verilog HDL基礎(chǔ)之：實(shí)例3 數(shù)字跑表
- 本節(jié)通過Verilog HDL語言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實(shí)現(xiàn)，本實(shí)例只給出數(shù)字跑表的實(shí)現(xiàn)過程。讀者還可以通過增加小時(shí)的計(jì)時(shí)功能，實(shí)現(xiàn)完整的跑表功能。
- 關(guān)鍵字： VerilogHDL 計(jì)數(shù)器 華清遠(yuǎn)見 數(shù)字跑表
Verilog HDL基礎(chǔ)之：時(shí)序邏輯電路
- 在Verilog HDL語言中，時(shí)序邏輯電路使用always語句塊來實(shí)現(xiàn)。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見 時(shí)序邏輯電路 D觸發(fā)器
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