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          3-DES IP核的VerilogHDL設(shè)計(jì)

          作者: 時(shí)間:2017-06-05 來源:網(wǎng)絡(luò) 收藏

          首先介紹了3-DES算法的加密/解密原理,在此基礎(chǔ)上,采用,設(shè)計(jì)了一種高速的3-,并用語言描述其中的各個(gè)模塊。為了能更好地與其他互聯(lián),為該設(shè)計(jì)了輸入輸出控制信號(hào),同時(shí)將其下載到FPGA中進(jìn)行驗(yàn)證,獲得了良好的性能。

          3-DES IP核的設(shè)計(jì).pdf

          本文引用地址:http://www.ex-cimer.com/article/201706/349220.htm



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