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          基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn)
          
						
          
				作者：
				時(shí)間：2017-06-05
				來(lái)源：網(wǎng)絡(luò)
				
				
				
				
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          針對(duì)319卷積編碼，提出一種Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過(guò)有效的時(shí)鐘和存儲(chǔ)介質(zhì)復(fù)用，實(shí)現(xiàn)了高速并行的譯碼功能，并利用Verilog語(yǔ)言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實(shí)現(xiàn)。
          本文引用地址：http://www.ex-cimer.com/article/201706/349281.htm
          基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì).pdf
                                    
				
            
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            卷積編碼
                        Viterbi譯碼器
                        FPGA
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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