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          DDR3與DDR2內(nèi)存區(qū)別

          作者: 時間:2017-06-12 來源:網(wǎng)絡(luò) 收藏
          相對于,其實只是規(guī)格上的提高,并沒有真正的全面換代的新架構(gòu)。接觸針腳數(shù)目相同。但是防呆的缺口位置不同。在大容量的支持較好,而大容量內(nèi)存的分水嶺是4GB這個容量,4GB是32位操作系統(tǒng)的執(zhí)行上限(不考慮PAE等等的內(nèi)存映像模式,因這些32位元元延伸模式只是過渡方式,會降低效能,不會在零售市場成為技術(shù)主流)當市場需求超過4GB的時候,64位與操作系統(tǒng)就是唯一的解決方案,此時也就是DDR3內(nèi)存的普及時期。DDR3 UB DIMM 2007進入市場,成為主流時間點多數(shù)廠商預(yù)計會是到2010年。

          1、邏輯Bank數(shù)量

          SDRAM中有4Bank和8Bank的設(shè)計,目的就是為了應(yīng)對未來大容量芯片的需求。而DDR3很可能將從2Gb容量起步,因此起始的邏輯Bank就是8個,另外還為未來的16個邏輯Bank做好了準備。

          2、封裝(Packages)

          DDR3由于新增了一些功能,所以在引腳方面會有所增加,8bit芯片采用78球FBGA封裝,16bit芯片采用96球FBGA封裝,而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝,不能含有任何有害物質(zhì)。

          3、突發(fā)長度(BL,Burst Length)

          由于DDR3的預(yù)取為8bit,所以突發(fā)傳輸周期(BL,Burst Length)也固定為8,而對于DDR2和早期的DDR架構(gòu)的系統(tǒng),BL=4也是常用的,DDR3為此增加了一個4-bit Burst Chop(突發(fā)突變)模式,即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸,屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是,任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止,且不予支持,取而代之的是更靈活的突發(fā)傳輸控制(如4bit順序突發(fā))。

          3、尋址時序(Timing)

          就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣,DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2至5之間,而DDR3則在5至11之間,且附加延遲(AL)的設(shè)計也有所變化。DDR2時AL的范圍是0至4,而DDR3時AL有三種選項,分別是0、CL-1和CL-2。另外,DDR3還新增加了一個時序參數(shù)——寫入延遲(CWD),這一參數(shù)將根據(jù)具體的工作頻率而定。

          4、新增功能——重置(Reset)

          重置是DDR3新增的一項重要功能,并為此專門準備了一個引腳。DRAM業(yè)界已經(jīng)很早以前就要求增這一功能,如今終于在DDR3身上實現(xiàn)。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時,DDR3內(nèi)存將停止所有的操作,并切換至最少量活動的狀態(tài),以節(jié)約電力。在Reset期間,DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能,所以有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉。所有內(nèi)部的程序裝置將復(fù)位,DLL(延遲鎖相環(huán)路)與時鐘電路將停止工作,而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來,將使DDR3達到最節(jié)省電力的目的。

          5、新增功能——ZQ校準

          ZQ也是一個新增的腳,在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集,通過片上校準引擎(ODCE,On-Die Calibration Engine)來自動校驗數(shù)據(jù)輸出驅(qū)動器導(dǎo)通電阻與ODT的終結(jié)電阻值。當系統(tǒng)發(fā)出這一指令之后,將用相應(yīng)的時鐘周期(在加電與初始化之后用512個時鐘周期,在退出自刷新操作后用256時鐘周期、在其他情況下用64個時鐘周期)對導(dǎo)通電阻和ODT電阻進行重新校準。

          6、參考電壓分成兩個

          對于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號VREF,在DDR3系統(tǒng)中將分為兩個信號。一個是為命令與地址信號服務(wù)的VREFCA,另一個是為數(shù)據(jù)總線服務(wù)的VREFDQ,它將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級。

          7、根據(jù)溫度自動自刷新(SRT,Self-Refresh Temperature)

          為了保證所保存的數(shù)據(jù)不丟失,DRAM必須定時進行刷新,DDR3也不例外。不過,為了最大的節(jié)省電力,DDR3采用了一種新型的自動自刷新設(shè)計(ASR,Automatic Self-Refresh)。當開始ASR之后,將通過一個內(nèi)置于DRAM芯片的溫度傳感器來控制刷新的頻率,因為刷新頻率高的話,消電就大,溫度也隨之升高。而溫度傳感器則在保證數(shù)據(jù)不丟失的情況下,盡量減少刷新頻率,降低工作溫度。不過DDR3的ASR是可選設(shè)計,并不見得市場上的DDR3內(nèi)存都支持這一功能,因此還有一個附加的功能就是自刷新溫度范圍(SRT,Self-Refresh Temperature)。通過模式寄存器,可以選擇兩個溫度范圍,一個是普通的的溫度范圍(例如0℃至85℃),另一個是擴展溫度范圍,比如最高到95℃。對于DRAM內(nèi)部設(shè)定的這兩種溫度范圍,DRAM將以恒定的頻率和電流進行刷新操作。

          8、局部自刷新(RASR,Partial Array Self-Refresh)

          這是DDR3的一個可選項,通過這一功能,DDR3內(nèi)存芯片可以只刷新部分邏輯Bank,而不是全部刷新,從而最大限度的減少因自刷新產(chǎn)生的電力消耗。這一點與移動型內(nèi)存(Mobile DRAM)的設(shè)計很相似。

          9、點對點連接(P2P,Point-to-Point)

          這是為了提高系統(tǒng)性能而進行了重要改動,也是與DDR2系統(tǒng)的一個關(guān)鍵區(qū)別。在DDR3系統(tǒng)中,一個內(nèi)存控制器將只與一個內(nèi)存通道打交道,而且這個內(nèi)存通道只能一個插槽。因此內(nèi)存控制器與DDR3內(nèi)存模組之間是點對點(P2P,Point-to-Point)的關(guān)系(單物理Bank的模組),或者是點對雙點(P22P,Point-to-two-Point)的關(guān)系(雙物理Bank的模組),從而大大減輕了地址/命令/控制與數(shù)據(jù)總線的負載。而在內(nèi)存模組方面,與DDR2的類別相類似,也有標準DIMM(臺式PC)、SO-DIMM/Micro-DIMM(筆記本電腦)、FB-DIMM2(服務(wù)器)之分,其中第二代FB-DIMM將采用規(guī)格更高的AMB2(高級內(nèi)存緩沖器)。不過目前有關(guān)DDR3內(nèi)存模組的標準制定工作剛開始,引腳設(shè)計還沒有最終確定。

          10.省電:DDR3 Module電壓從DDR2的1.8V降低到1.5V,同頻率下比DDR2更省電,搭配SRT(Self-Refresh Temperature)功能,內(nèi)部增加溫度senser,可依溫度動態(tài)控制更新率(RASR,Partial Array Self-Refresh功能),達到省電目的。

          除了以上9點之外,DDR3還在功耗管理,多用途寄存器方面有新的設(shè)計,但由于仍入于討論階段,且并不是太重要的功能,在此就不詳細介紹了

          編輯:博子


          關(guān)鍵詞: DDR3 DDR2 內(nèi)存 CPU

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