將數(shù)據(jù)轉(zhuǎn)換器IP集成到系統(tǒng)芯片簡化設(shè)計(jì)技術(shù)

　　為了滿足苛刻性能和快速運(yùn)行要求，今天的系統(tǒng)，從通訊接口到高品質(zhì)圖像視頻和多媒體系統(tǒng)，各種消費(fèi)類應(yīng)用廣泛采用了數(shù)字信號處理技術(shù)。數(shù)據(jù)轉(zhuǎn)換器成為現(xiàn)實(shí)世界模擬信號與數(shù)字域之間的接口。因此，數(shù)據(jù)轉(zhuǎn)換器是完整信號處理鏈上的重要組成部分，而信號處理是每臺消費(fèi)電子設(shè)備上不可或缺的一部分。

　　盡管數(shù)據(jù)轉(zhuǎn)換器設(shè)計(jì)復(fù)雜，但IP廠商能夠?yàn)橄到y(tǒng)芯片（SoC）設(shè)計(jì)師提供幾乎可以滿足任何系統(tǒng)要求的數(shù)據(jù)轉(zhuǎn)換器。此外，為了提供適合系統(tǒng)芯片集成的數(shù)據(jù)轉(zhuǎn)換器，Synopsys等知名的數(shù)據(jù)轉(zhuǎn)換器IP廠商采用了尖端的電路和架構(gòu)技術(shù)，使它們在嚴(yán)苛的系統(tǒng)芯片環(huán)境中仍然堅(jiān)固耐用。這些電路和架構(gòu)技術(shù)（不在本文討論范圍之內(nèi)）可以免除大系統(tǒng)芯片中常見的襯底和電源噪聲影響，以及對制程、溫度和電壓變化表現(xiàn)穩(wěn)定。

　　不過，為了實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)換器IP性能最大化，系統(tǒng)芯片設(shè)計(jì)師必須應(yīng)對將數(shù)據(jù)轉(zhuǎn)換器與系統(tǒng)芯片集成的挑戰(zhàn)，避免危害整個(gè)系統(tǒng)性能的缺陷。

　　數(shù)據(jù)轉(zhuǎn)換器IP集成之所以會被認(rèn)為錯(cuò)綜復(fù)雜，其原因是它要求精心的手動(dòng)布局布線。但是，通過深入了解影響性能的潛在問題，系統(tǒng)芯片設(shè)計(jì)師可以具備成功集成達(dá)到預(yù)期性能的所有技術(shù)手段。

　　本文系統(tǒng)地介紹了12種簡化設(shè)計(jì)技術(shù)，這些技術(shù)解決了系統(tǒng)集成中的所有常見問題，有助確保在系統(tǒng)芯片中成功集成高性能數(shù)據(jù)轉(zhuǎn)換器。

　　數(shù)據(jù)轉(zhuǎn)換器基礎(chǔ)知識

　　采用最適合系統(tǒng)芯片終端應(yīng)用的性能、速度和功耗要求的架構(gòu)與配置，可以選擇兩種類型數(shù)據(jù)轉(zhuǎn)換器，即模擬-數(shù)字轉(zhuǎn)換器（ADC）和數(shù)字-模擬轉(zhuǎn)換器（DAC）。

　　從物理集成的角度來看，兩種數(shù)據(jù)轉(zhuǎn)換器的信號接口相似，只不過ADC是將模擬輸入信號轉(zhuǎn)換成數(shù)字輸出信號（圖1），而DAC是將數(shù)字輸入信號轉(zhuǎn)換成模擬輸出信號（圖2）。

　　△模擬輸入（in）/輸出（out）信號有差分傳輸和單端傳輸方式，可有一個(gè)、兩個(gè)或兩個(gè)以上的通道；

　　△數(shù)字輸出/輸入（b）信號是模擬輸入/輸出信號的數(shù)字表現(xiàn)形式；

　　△參考電壓可由內(nèi)部基準(zhǔn)電壓源或外部輸入；

　　△轉(zhuǎn)換時(shí)鐘（clk）可由內(nèi)部鎖相環(huán)驅(qū)動(dòng)，或是由芯片外部提供；

　　△可提供電源和接地電源連接，包括模擬電源（avdd）、數(shù)字電源（dvdd）、模擬接地（agnd）和數(shù)字接地（dgnd）

　　成功的IP集成技術(shù)

　　第三方數(shù)字轉(zhuǎn)換器IP在設(shè)計(jì)過程中考慮到了系統(tǒng)芯片集成和IP運(yùn)行簡單順暢，沒有障礙。但是，隨意集成數(shù)據(jù)轉(zhuǎn)換器可能造成系統(tǒng)性能變差。下面四部分將介紹幾種有助確保IP集成成功的簡單技術(shù)。

　　1. 首先在系統(tǒng)芯片上做合適的布局

　　系統(tǒng)芯片其他邏輯塊產(chǎn)生的過大噪聲會進(jìn)入數(shù)據(jù)轉(zhuǎn)換器繼而影響其性能。為確保數(shù)據(jù)轉(zhuǎn)換器與其他邏輯塊很好地隔離，物理集成過程的第一步是在系統(tǒng)芯片中合理確定數(shù)據(jù)轉(zhuǎn)換器的位置。

　　技術(shù)1：在活躍邏輯（攻擊者）和模擬模塊（受害者）之間保持一定距離

　　對于普通的模擬-數(shù)字轉(zhuǎn)換器，采用這一技術(shù)可按照圖3中的四個(gè)步驟進(jìn)行操作：

　　1. 將數(shù)據(jù)轉(zhuǎn)換器（如模擬-數(shù)字轉(zhuǎn)換器）遠(yuǎn)離數(shù)字開關(guān)電路；

　　2. 數(shù)據(jù)轉(zhuǎn)換器數(shù)字接口朝向芯片噪聲較大區(qū)域，而模擬接口朝向芯片較安靜區(qū)域；

　　3. 將時(shí)鐘源（如鎖相環(huán)）盡可能靠近數(shù)據(jù)轉(zhuǎn)換器；

　　4. 如果數(shù)據(jù)轉(zhuǎn)換器臨近區(qū)域有數(shù)字開關(guān)走線或邏輯塊，請?jiān)O(shè)立一個(gè)禁入?yún)^(qū)域

　?。礇]有金屬、晶體管或有源區(qū)的區(qū)域），以便將數(shù)據(jù)轉(zhuǎn)換器與邏輯塊或布線隔離開。

　　技術(shù)2：數(shù)據(jù)轉(zhuǎn)換器靠近模擬I/O焊盤

　　進(jìn)入模擬-數(shù)字轉(zhuǎn)換器輸入的任何噪聲或不需要的信號將被轉(zhuǎn)換器視為“真”信號，繼而出現(xiàn)在數(shù)字輸出中。模擬-數(shù)字轉(zhuǎn)換器能夠區(qū)分的最小電壓（用最低有效位（LSB）表示）決定數(shù)據(jù)轉(zhuǎn)換器的準(zhǔn)確度，也是模擬-數(shù)字轉(zhuǎn)換器最大擺幅（FS）及其分辨率（N）的函數(shù)（如以下方程所示）。以0.5V峰-峰最大輸入擺幅的12位單端模擬-數(shù)字轉(zhuǎn)換器為例，最低有效位范圍很小，僅為 122.1μV。

　　LSB = FS/2N

　　在如此高的準(zhǔn)確度要求下，如果轉(zhuǎn)換的數(shù)字信號（攻擊者）電容耦合（串?dāng)_）到模擬-數(shù)字轉(zhuǎn)換器輸入（受害者），數(shù)字輸出信號中耦合的攻擊信號的頻譜含量可能會超出模擬-數(shù)字轉(zhuǎn)換器的噪聲本底值，從而影響系統(tǒng)性能（頻譜純度）。

　　同樣，串?dāng)_數(shù)字-模擬轉(zhuǎn)換器輸出對系統(tǒng)性能產(chǎn)生相似的影響，即轉(zhuǎn)換的數(shù)字信號電容耦合到數(shù)字-模擬轉(zhuǎn)換器輸出可以生成超出數(shù)字-模擬轉(zhuǎn)換器噪聲本底值的頻譜含量。

　　采用差分輸入的模擬-數(shù)字轉(zhuǎn)換器，或是采用差分輸出的數(shù)字-模擬轉(zhuǎn)換器，都具有較強(qiáng)的抗共模噪聲干擾能力，因?yàn)楣粽呔獾伛詈系秸?fù)差分信號。為充分利用這種高抗噪聲干擾能力，使用這些數(shù)據(jù)轉(zhuǎn)換器應(yīng)同時(shí)采用正確屏蔽和外部信號布線等設(shè)計(jì)技術(shù)。

　　當(dāng)數(shù)據(jù)轉(zhuǎn)換器需要外部基準(zhǔn)時(shí)也會出現(xiàn)類似的問題。由于基準(zhǔn)決定數(shù)據(jù)轉(zhuǎn)換器的滿幅輸入擺幅，如果噪聲或不需要的信號與基準(zhǔn)耦合，就會成為數(shù)據(jù)轉(zhuǎn)換器輸出信號的一部分。

　　圖 4a顯示了28納米12位Sigma-DeltaIQ模擬-數(shù)字轉(zhuǎn)換器頻譜，可以看到轉(zhuǎn)換器輸入與基準(zhǔn)信號之間有耦合。這會導(dǎo)致第二諧波（h2）能量過大，將總諧波失真（THD）降低近14dB。相反，圖4b顯示的是相同IQ模擬-數(shù)字轉(zhuǎn)換器在耦合消除后的性能，這會使總諧波失真改善，達(dá)到 -72dBc。

　　基準(zhǔn)對流經(jīng)非零電阻（電阻壓降）基準(zhǔn)路徑的非零電流造成的壓降很敏感。這一效應(yīng)會在轉(zhuǎn)換中產(chǎn)生系統(tǒng)性的偏移（offset）和增益誤差（gain error）。

　　考慮到這些影響，將數(shù)據(jù)轉(zhuǎn)換器正確植入系統(tǒng)芯片之后，下一步就是對轉(zhuǎn)換器和I/O之間的模擬信號進(jìn)行布線，同時(shí)采用以下技術(shù)：

　　技術(shù)3：保持模擬布線路徑簡短

　　保持模擬布線路徑盡可能簡短，使無關(guān)信號不太可能耦合到模擬I/O出或基準(zhǔn)中。

　　技術(shù)4：增加屏蔽

　　為盡可能減少關(guān)鍵模擬信號的噪聲耦合或串?dāng)_，特別是在串?dāng)_無法避免的情況下，設(shè)計(jì)人員應(yīng)在攻擊者和受害者軌跡之間增加屏蔽。圖5介紹了增加有效屏蔽的正確方法：通過中間層（金屬N+1）將以金屬N布線的模擬信號軌跡A和B與以金屬N+2布線的噪聲信號C屏蔽開來，完全覆蓋重疊區(qū)域，并與干凈的模擬接地電源連接。通過在臨近信號增加金屬層走線，可在同層的金屬間（分別是金屬N與N+2）實(shí)現(xiàn)進(jìn)一步屏蔽隔離。

　　只有在必須的情況下才增加屏蔽，而且是不沿著所有路徑，以避免不必要地增加信號寄生電容。

　　技術(shù)5：保持差分走線

　　為確保模擬差分信號的共模噪聲抑制達(dá)到最佳效果，設(shè)計(jì)師應(yīng)根據(jù)電阻、長度、電容性負(fù)載和其他信號的寄生電容耦合、邦定線特征和印刷電路板（PCB）線路等等，對差分信號布線匹配。圖6是從模擬-數(shù)字轉(zhuǎn)換器到I/O匹配后的輸入（紅色Vinp和藍(lán)色Vinn）布線。

　　技術(shù)6：限制電阻壓降或阻抗

　　可通過以下方式確保布線串聯(lián)電阻不超過數(shù)據(jù)轉(zhuǎn)換器提供商注明的最大電阻值：

　　△盡量縮短布線距離

　　△使用寬金屬布線

　　△盡量使用多個(gè)金屬層走線

　　△使用大量過孔進(jìn)行連接

　　數(shù)字輸出/輸入布線還要求認(rèn)真仔細(xì)地部署。但是，由于布線是在自動(dòng)數(shù)字集成流程中處理，它們的部署自然需要遵循相應(yīng)的技術(shù)，因此不在本文討論之列。

　　3. 保持低時(shí)鐘抖動(dòng)

　　基于數(shù)據(jù)轉(zhuǎn)換器的系統(tǒng)性能，如通訊接口，取決于采樣時(shí)鐘的質(zhì)量。模擬-數(shù)字轉(zhuǎn)換器信號采樣瞬間的不確定性增加了轉(zhuǎn)換噪聲，因而降低了轉(zhuǎn)換器性能。采樣瞬間的不確定性稱為“抖動(dòng)”。時(shí)鐘抖動(dòng)（σtclk）決定了數(shù)據(jù)轉(zhuǎn)換器可達(dá)到的最大理論SNR（信噪比）值。圖7顯示信噪比是采樣時(shí)鐘抖動(dòng)的一個(gè)函數(shù)，將信噪比、時(shí)鐘抖動(dòng)和信號頻率（Fin）關(guān)聯(lián)起來。以模擬-數(shù)字轉(zhuǎn)換器固有的65dB信噪比（SNRADC）為例。

　　從圖7可以看出，采樣時(shí)鐘抖動(dòng)對轉(zhuǎn)換性能（信噪比）的影響與系統(tǒng)處理低頻率信號無關(guān)。但是，采樣時(shí)鐘抖動(dòng)的影響隨著所處理信號的頻率增強(qiáng)而增加

　　因此，系統(tǒng)芯片設(shè)計(jì)師在設(shè)計(jì)中必須考慮到這種影響，可以采用以下技術(shù)保證采樣時(shí)鐘質(zhì)量：

　　技術(shù)7：將時(shí)鐘源靠近數(shù)據(jù)轉(zhuǎn)換器

　　將鎖相環(huán)靠近數(shù)據(jù)轉(zhuǎn)換器，可降低外部信號耦合到時(shí)鐘線并造成時(shí)鐘抖動(dòng)的可能性。

　　技術(shù)8：檢查時(shí)鐘沿速率

　　對于時(shí)鐘路徑上的任何電路而言，應(yīng)保證有足夠的驅(qū)動(dòng)強(qiáng)度限制時(shí)鐘的轉(zhuǎn)換速率。時(shí)鐘沿轉(zhuǎn)換時(shí)間長會增加噪聲敏感性，因而增加抖動(dòng)（如圖8所示）。根據(jù)經(jīng)驗(yàn)，~100ps的轉(zhuǎn)換時(shí)間是適當(dāng)?shù)摹?/p>

　　技術(shù)9：盡量減小電源域轉(zhuǎn)換

　　由于信號沿著時(shí)鐘網(wǎng)絡(luò)進(jìn)展，并在不同的電源域進(jìn)行轉(zhuǎn)換，信號會受到不同電源的電源噪聲耦合的影響。這會導(dǎo)致抖動(dòng)增加。因此，時(shí)鐘路徑中的所有緩沖器應(yīng)由同一個(gè)電源域（無論是源極電源或終極電源）供應(yīng)電源。

　　圖 9是系統(tǒng)芯片內(nèi)時(shí)鐘分布網(wǎng)絡(luò)的示例。如圖所示，鎖相環(huán)在vdd2電源域生成時(shí)鐘為四個(gè)模塊所用，它們是：兩個(gè)模擬-數(shù)字轉(zhuǎn)換器（ADC1和ADC2）、一個(gè)數(shù)字-模擬轉(zhuǎn)換器和一個(gè)通用邏輯塊。在這個(gè)圖中，repeater單元由源極電源（鎖相環(huán)buffer，vdd2）或是由終極電源（vddadc1、 vdddac、vddadc2或vddotr）供電。

　　技術(shù)10：將時(shí)鐘信號與攻擊信號屏蔽開

　　將時(shí)鐘信號與攻擊信號屏蔽開，目的是避免噪聲與時(shí)鐘耦合并減少抖動(dòng)。圖10介紹了一種屏蔽信號的方法。在圖中，信號路徑為M1（藍(lán)線），在各個(gè)方向與電路中的其他信號屏蔽開。屏蔽層通常與時(shí)鐘網(wǎng)絡(luò)相同的接地電位連接。

　　4. 保持電源和接地電源干凈

　　任何模擬電路的電源抑制比（PSRR）都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號時(shí)更是如此，原因是低頻率時(shí)抑制比高，但高頻率時(shí)抑制比自然會降低。因此，模擬電源應(yīng)保持干凈，并且使用時(shí)應(yīng)正確去耦合電容。

　　還有些其他影響，如布線電阻過大可能導(dǎo)致直流（DC）電壓壓降超出數(shù)據(jù)轉(zhuǎn)換器工作范圍，還可能造成交流（AC）電壓響應(yīng)數(shù)據(jù)轉(zhuǎn)換器的自生紋波噪聲變慢，可以采用以下技術(shù)。

　　技術(shù)11：保持電源和接地布線電阻夠小

　　設(shè)計(jì)師應(yīng)遵循數(shù)據(jù)轉(zhuǎn)換器廠商的建議，使電源和接地布線電阻在限制范圍內(nèi)。這些限制的目的是確保數(shù)據(jù)轉(zhuǎn)換器的電流消耗造成的壓降不會使電源電壓超出IP的工作范圍。此外，如前面所解釋的，走線電阻會使自生紋波響應(yīng)變慢。

　　技術(shù)12：使用專用的電源布線

　　集成多個(gè)數(shù)據(jù)轉(zhuǎn)換器時(shí)，設(shè)計(jì)師應(yīng)使用專用電源布線，至少包括IO電源。圖11a解釋了兩個(gè)IQ-模擬-數(shù)字轉(zhuǎn)換器情況下的要求。

　　對于pad數(shù)量受限的系統(tǒng)，只要數(shù)據(jù)轉(zhuǎn)換器使用相同的時(shí)鐘頻率和相位，多個(gè)數(shù)據(jù)轉(zhuǎn)換器就可以共用相同的IO電源（如圖11b所示）。布線必須與I/O電源（采用星形連接）隔離，并保持電源分布對稱。圖11c圖示說明了不正確的電源分布。在這個(gè)例子中，電源分布沒有保持對稱，造成性能降低和串?dāng)_。

　　結(jié)論

　　任何模擬電路的電源抑制比（PSRR）都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號時(shí)更是如此，原因是低頻率時(shí)抑制比高，但高頻率時(shí)抑制比自然會降低。因此，模擬電源應(yīng)保持干凈，并且使用時(shí)應(yīng)正確去耦合電容。

　　通過在系統(tǒng)芯片設(shè)計(jì)中選用Synopsys數(shù)據(jù)轉(zhuǎn)換器IP，設(shè)計(jì)師將經(jīng)過優(yōu)化的數(shù)據(jù)轉(zhuǎn)換器IP集成在系統(tǒng)芯片中，滿足應(yīng)用要求和應(yīng)對系統(tǒng)芯片的惡劣環(huán)境。

　　除了選擇IP外，IP物理集成部署不正確會影響系統(tǒng)性能。采用本文中的技術(shù)有助于系統(tǒng)地解決IP集成挑戰(zhàn)。除提供高質(zhì)量、可靠耐用的數(shù)據(jù)轉(zhuǎn)換器IP進(jìn)行系統(tǒng)芯片集成外，Synopsys可在集成過程中提供廣泛的工程支持（包括詳細(xì)的集成指南、集成檢查清單和由經(jīng)驗(yàn)豐富的新思科技應(yīng)用工程師專門進(jìn)行集成審核）并簡化系統(tǒng)芯片集成過程，有助確保芯片一次成功。

　　Synopsys具有超過十五年的數(shù)據(jù)轉(zhuǎn)換IP研發(fā)與應(yīng)用經(jīng)驗(yàn)，可提供全面的、經(jīng)硅驗(yàn)證的200多種DesignWare數(shù)據(jù)轉(zhuǎn)換器IP產(chǎn)品，包括過采樣sigma delta模擬-數(shù)據(jù)轉(zhuǎn)換器、流水線型模擬-數(shù)字轉(zhuǎn)換器、逐次逼近型模擬-數(shù)字轉(zhuǎn)換器（SAR ADC）和電流舵數(shù)字-模擬轉(zhuǎn)換器。DesignWare數(shù)據(jù)轉(zhuǎn)換器IP產(chǎn)品具有非常低的功率損耗，占用面積小，支持從180納米到28納米的制程。