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          十年FPGA開發(fā)經(jīng)驗工程師教你的絕密設(shè)計技巧

          作者: 時間:2018-08-07 來源:網(wǎng)絡(luò) 收藏

          本文引用地址:http://www.ex-cimer.com/article/201808/385638.htm

          Verilog 定義的reg型,不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型,一般來說,wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實現(xiàn),而reg型指定的數(shù)據(jù)不一定就是用寄存器實現(xiàn)。

          12、常用設(shè)計思想與技巧

          (1)乒乓操作;

          (2)串并轉(zhuǎn)換;

          (3)流水線操作;

          (4)異步時鐘域數(shù)據(jù)同步。是指如何在兩個時鐘不同步的數(shù)據(jù)域之間可靠地進行數(shù)據(jù)交換的問題。數(shù)據(jù)時鐘域不同步主要有兩種情況:

          兩個域的時鐘頻率相同,但是相差不固定,或者相差固定但是不可測,簡稱為同頻異相問題。

          兩個時鐘頻率根本不同,簡稱異頻問題。

          兩種不推薦的異步時鐘域操作方法:一種是通過增加Buffer或者其他門延時來調(diào)整采樣;另一種是盲目使用時鐘正負沿調(diào)整數(shù)據(jù)采樣。

          13、模塊劃分基本原則:

          (1)對每個同步時序設(shè)計的子模塊的輸出使用寄存器(用寄存器分割同步時序模塊原則)。

          (2)將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)(呼應(yīng)系統(tǒng)原則)。

          (3)將不同優(yōu)化目標(biāo)的邏輯分開。

          (4)將送約束的邏輯歸到同一模塊。

          (5)將存儲邏輯獨立劃分成模塊。

          (6)合適的模塊規(guī)模。

          (7)頂層模塊最好不進行邏輯設(shè)計。

          14、組合邏輯的注意事項

          (1)避免組合邏輯反饋環(huán)路(容易毛刺、振蕩、時序違規(guī)等)。

          解決:A、牢記任何反饋回路必須包含寄存器;B、檢查綜合、實現(xiàn)報告的warning信息,發(fā)現(xiàn)反饋回路(combinaTIonal loops)后進行相應(yīng)修改。

          (2)替換延遲鏈。

          解決:用倍頻、分頻或者同步計數(shù)器完成。

          (3)替換異步脈沖產(chǎn)生單元(毛刺生成器)。

          解決:用同步時序設(shè)計脈沖電路。

          (4)慎用鎖存器。

          解決:A、使用完備的if…else語句;B、檢查設(shè)計中是否含有組合邏輯反饋環(huán)路;C、對每個輸入條件,設(shè)計輸出操作,對case語句設(shè)置 default 操作。特別是在狀態(tài)機設(shè)計中,最好有一個default的狀態(tài)轉(zhuǎn)移,而且每個狀態(tài)最好也有一個default的操作。D、如果使用case語句時,特別是在設(shè)計狀態(tài)機時,盡量附加綜合約束屬性,綜合為完全條件case語句。

          小技巧:仔細檢查綜合器的綜合報告,目前大多數(shù)的綜合器對所綜合出的latch都會報“warning”,通過綜合報告可以較為方便地找出無意中生成的latch。

          15、時鐘設(shè)計的注意事項

          1)同步時序電路推薦的時鐘設(shè)計方法:

          時鐘經(jīng)全局時鐘輸入引腳輸入,通過內(nèi)部專用的PLL或DLL進行分頻/倍頻、移相等調(diào)整與運算,然后經(jīng)內(nèi)部全局時鐘布線資源驅(qū)動到達芯片內(nèi)所有寄存器和其他模塊的時鐘輸入端。

          設(shè)計者的5項基本功:仿真、綜合、時序分析、調(diào)試、驗證。

          對于FPGA設(shè)計者來說,練好這5項基本功,與用好相應(yīng)的EDA工具是同一過程,對應(yīng)關(guān)系如下:

          1. 仿真:Modelsim, Quartus II(Simulator Tool)

          2. 綜合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

          3. 時序:Quartus II (TImeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

          4. 調(diào)試:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

          5. 驗證:Modelsim, Quartus II(Test Bench Template Writer)

          掌握HDL語言雖然不是FPGA設(shè)計的全部,但是HDL語言對FPGA設(shè)計的影響貫穿于整個FPGA設(shè)計流程中,與FPGA設(shè)計的5項基本功是相輔相成的。

          對于FPGA設(shè)計者來說,用好“HDL語言的可綜合子集”可以完成FPGA設(shè)計50%的工作——設(shè)計編碼。

          練好仿真、綜合、時序分析這3項基本功,對于學(xué)習(xí)“HDL語言的可綜合子集”有如下幫助:

          1. 通過仿真,可以觀察HDL語言在FPGA中的邏輯行為。

          2. 通過綜合,可以觀察HDL語言在FPGA中的物理實現(xiàn)形式。

          3. 通過時序分析,可以分析HDL語言在FPGA中的物理實現(xiàn)特性。

          對于FPGA設(shè)計者來說,用好“HDL語言的驗證子集”,可以完成FPGA設(shè)計另外50%的工作——調(diào)試驗證。

          1. 搭建驗證環(huán)境,通過仿真的手段可以檢驗FPGA設(shè)計的正確性。

          2. 全面的仿真驗證可以減少FPGA硬件調(diào)試的工作量。

          3. 把硬件調(diào)試與仿真驗證方法結(jié)合起來,用調(diào)試解決仿真未驗證的問題,用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn),可以建立一個回歸驗證流程,有助于FPGA設(shè)計項目的維護。

          FPGA 設(shè)計者的這5項基本功不是孤立的,必須結(jié)合使用,才能完成一個完整的FPGA設(shè)計流程。反過來說,通過完成一個完整的設(shè)計流程,才能最有效地練習(xí)這5項基本功。對這5項基本功有了初步認識,就可以逐個深入學(xué)習(xí)一些,然后把學(xué)到的知識再次用于完整的設(shè)計流程。如此反復(fù),就可以逐步提高設(shè)計水平。采用這樣的循序漸進、螺旋式上升的方法,只要通過培訓(xùn)入了門,就可以自學(xué)自練,自我提高。

          市面上出售的有關(guān)FPGA設(shè)計的書籍為了保證結(jié)構(gòu)的完整性,對 FPGA設(shè)計的每一個方面分開介紹,每一方面雖然深入,但是由于缺少其他相關(guān)方面的支持,讀者很難付諸實踐,只有通讀完全書才能對FPGA設(shè)計獲得一個整體的認識。這樣的書籍,作為工程培訓(xùn)指導(dǎo)書不行,可以作為某一個方面進階的參考書。

          對于新入職的員工來說,他們往往對FPGA的整體設(shè)計流程有了初步認識,5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺,限制了他們獨自完成整個設(shè)計流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計流程,培養(yǎng)自我獲取信息的能力,通過幾個設(shè)計流程來回的訓(xùn)練,形成自我促進、自我發(fā)展的良性循環(huán)。在這一過程中,隨著對工作涉及的知識的廣度和深度的認識逐步清晰,新員工的自信心也會逐步增強,對個人的發(fā)展方向也會逐步明確,才能積極主動地參與到工程項目中來。

          最后總結(jié)幾點:

          1)看代碼,建模型

          只有在腦海中建立了一個個邏輯模型,理解FPGA內(nèi)部邏輯結(jié)構(gòu)實現(xiàn)的基礎(chǔ),才能明白為什么寫Verilog和寫C整體思路是不一樣的,才能理解順序執(zhí)行語言和并行執(zhí)行語言的設(shè)計方法上的差異。在看到一段簡單程序的時候應(yīng)該想到是什么樣的功能電路。



          關(guān)鍵詞: CPLD 電子工程師 FPGA

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