十年FPGA開發(fā)經(jīng)驗(yàn)工程師教你的絕密設(shè)計(jì)技巧

2)用數(shù)學(xué)思維來簡(jiǎn)化設(shè)計(jì)邏輯

學(xué)習(xí)FPGA不僅邏輯思維很重要，好的數(shù)學(xué)思維也能讓你的設(shè)計(jì)化繁為簡(jiǎn)，所以啊，那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦。舉個(gè)簡(jiǎn)單的例子，比如有兩個(gè)32bit的數(shù)據(jù)X[31:0]與Y[31:0]相乘。當(dāng)然，無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用，這也是最簡(jiǎn)單的方法，但是兩個(gè)32bit的乘法器將耗費(fèi)大量的資源。那么有沒有節(jié)省資源，又不太復(fù)雜的方式來實(shí)現(xiàn)呢?我們可以稍做修改：

將X[31:0]拆成兩部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，則X1 左移16位后與X2相加可以得到X;同樣將Y[31:0]拆成兩部分Y1[15:0]和Y2[15:0]，令 Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2 分別與Y1和Y2相乘，這樣一個(gè)32bit*32bit的乘法運(yùn)算轉(zhuǎn)換成了四個(gè)16bit*16bit的乘法運(yùn)算和三個(gè)32bit的加法運(yùn)算。轉(zhuǎn)換后的占用資源將會(huì)減少很多，有興趣的童鞋，不妨綜合一下看看，看看兩者差多少。

3)時(shí)鐘與觸發(fā)器的關(guān)系

“時(shí)鐘是時(shí)序電路的控制者” 這句話太經(jīng)典了，可以說是FPGA設(shè)計(jì)的圣言。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主，因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來也不沒太多困難。但是時(shí)序電路就不同了，它的所有動(dòng)作都是在時(shí)鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā)，可以說時(shí)鐘就是整個(gè)電路的控制者，控制不好，電路功能就會(huì)混亂。

打個(gè)比方，時(shí)鐘就相當(dāng)于人體的心臟，它每一次的跳動(dòng)就是觸發(fā)一個(gè) CLK，向身體的各個(gè)器官供血，維持著機(jī)體的正常運(yùn)作，每一個(gè)器官體統(tǒng)正常工作少不了組織細(xì)胞的構(gòu)成，那么觸發(fā)器就可以比作基本單元組織細(xì)胞。時(shí)序邏輯電路的時(shí)鐘是控制時(shí)序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動(dòng)機(jī)”，沒有它時(shí)序邏輯電路就不能正常工作，因?yàn)闀r(shí)序邏輯電路主要是利用觸發(fā)器存儲(chǔ)電路的狀態(tài)，而觸發(fā)器狀態(tài)變換需要時(shí)鐘的上升或下降沿!由此可見時(shí)鐘在時(shí)序電路中的核心作用!

最后簡(jiǎn)單說一下體會(huì)吧，歸結(jié)起來就多實(shí)踐、多思考、多問。實(shí)踐出真知，看 100遍別人的方案不如自己去實(shí)踐一下。實(shí)踐的動(dòng)力一方面來自興趣，一方面來自壓力，我個(gè)人覺得后者更重要。有需求會(huì)容易形成壓力，也就是說最好能在實(shí)際的項(xiàng)目開發(fā)中鍛煉，而不是為了學(xué)習(xí)而學(xué)習(xí)。在實(shí)踐的過程中要多思考，多想想問題出現(xiàn)的原因，問題解決后要多問幾個(gè)為什么，這也是經(jīng)驗(yàn)積累的過程，如果有寫項(xiàng)目日志的習(xí)慣更好，把問題及原因、解決的辦法都寫進(jìn)去。最后還要多問，遇到問題思索后還得不到解決就要問了，畢竟個(gè)人的力量是有限的，問同學(xué)同事、問搜索引擎、問網(wǎng)友都可以，一篇文章、朋友們的點(diǎn)撥都可能幫助自己快速解決問題。