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          上下拉電阻作用的引申―OC,OD門

          作者: 時間:2018-08-16 來源:網(wǎng)絡(luò) 收藏

          (open collector)是開路,必須外界上拉電阻和電源才能將開關(guān)電平作為高低電平用。否則它一般只作為開關(guān)大電壓和大電流負(fù)載,所以又叫做驅(qū)動門電路。

          本文引用地址:http://www.ex-cimer.com/article/201808/387001.htm

          開路輸出的結(jié)構(gòu)如圖1所示,右邊的那個三極管什么都不接,所以叫做集電極開路(左邊的三極管起反相作用,使輸入為0時,輸出也為0)。對于圖1,當(dāng)左端的輸入為“0”時,前面的三極管截止,所以5V電源通過1K電阻加到右邊的三極管上,右邊的三極管導(dǎo)通(即相當(dāng)于一個開關(guān)閉合);當(dāng)左端的輸入為“1”時,前面的三極管導(dǎo)通,而后面的三極管截止(相當(dāng)于開關(guān)斷開)。

          我們將圖1簡化成圖2的樣子。圖2中的開關(guān)受軟件控制,“1”時斷開,“0”時閉合。很明顯可以看出,當(dāng)開關(guān)閉合時,輸出直接接地,所以輸出電平為0。而當(dāng)開關(guān)斷開時,則輸出端懸空了,即高阻態(tài)。這時電平狀態(tài)未知,如果后面一個電阻負(fù)載(即使很輕的負(fù)載)到地,那么輸出端的電平就被這個負(fù)載拉到低電平了,所以這個電路是不能輸出高電平的。

          再看圖三。圖三中那個1K的電阻即是上拉電阻。如果開關(guān)閉合,則有電流從1K電阻及開關(guān)上流過,但由于開關(guān)閉和時電阻為0(方便我們的討論,實際情況中開關(guān)電阻不為0,另外對于三極管還存在飽和壓降),所以在開關(guān)上的電壓為0,即輸出電平為0。如果開關(guān)斷開,則由于開關(guān)電阻為無窮大(同上,不考慮實際中的漏電流),所以流過的電流為0,因此在1K電阻上的壓降也為0,所以輸出端的電壓就是5V了,這樣就能輸出高電平了。但是這個輸出的內(nèi)阻是比較大的(即1KΩ),如果接一個電阻為R的負(fù)載,通過分壓計算,就可以算得最后的輸出電壓為5*R/(R+1000)伏,即5/(1+1000/R)伏。所以,如果要達(dá)到一定的電壓的話,R就不能太小。如果R真的太小,而導(dǎo)致輸出電壓不夠的話,那我們只有通過減小那個1K的上拉電阻來增加驅(qū)動能力。但是,上拉電阻又不能取得太小,因為當(dāng)開關(guān)閉合時,將產(chǎn)生電流,由于開關(guān)能流過的電流是有限的,因此限制了上拉電阻的取值,另外還需要考慮到,當(dāng)輸出低電平時,負(fù)載可能還會給提供一部分電流從開關(guān)流過,因此要綜合這些電流考慮來選擇合適的上拉電阻。

          (open drain)是開路。

          對于開路()輸出,跟集電極開路輸出是十分類似的。將上面的三極管換成場效應(yīng)管即可。這樣集電極就變成了,就變成了,原理分析是一樣的。

          開漏形式的電路有以下幾個特點:

          a. 利用外部電路的驅(qū)動能力,減少IC內(nèi)部的驅(qū)動。 或驅(qū)動比芯片電源電壓高的負(fù)載.

          b.可以將多個開漏輸出的Pin,連接到一條線上。通過一只上拉電阻,在不增加任何器件的情況下,形成“與邏輯”關(guān)系。這也是I2C,SMBus等總線判斷總線占用狀態(tài)的原理。如果作為圖騰輸出必須接上拉電阻。接容性負(fù)載時,下降延是芯片內(nèi)的晶體管,是有源驅(qū)動,速度較快;上升延是無源的外接電阻,速度慢。如果要求速度高電阻選擇要小,功耗會大。所以負(fù)載電阻的選擇要兼顧功耗和速度。

          c. 可以利用改變上拉電源的電壓,改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。

          d. 開漏Pin不連接外部的上拉電阻,則只能輸出低電平。一般來說,開漏是用來連接不同電平的器件,匹配電平用的。

          正常的CMOS輸出級是上、下兩個管子,把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個:電平轉(zhuǎn)換和線與。

          由于漏級開路,所以后級電路必須接一上拉電阻,上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進(jìn)行任意電平的轉(zhuǎn)換了。

          線與功能主要用于有多個電路對同一信號進(jìn)行拉低操作的場合,如果本電路不想拉低,就輸出高電平,因為OPEN-DRAIN上面的管子被拿掉,高電平是靠外接的上拉電阻實現(xiàn)的。(而正常的CMOS輸出級,如果出現(xiàn)一個輸出為高另外一個為低時,等于電源短路。)

          OPEN-DRAIN提供了靈活的輸出方式,但是也有其弱點,就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負(fù)載充電,所以當(dāng)電阻選擇小時延時就小,但功耗大;反之延時大功耗小。所以如果對延時有要求,則建議用下降沿輸出。



          關(guān)鍵詞: OC OD 集電極 漏極 上下拉電阻

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