常用FPGA/CPLD四種設計技巧

FPGA/CPLD的設計思想與技巧是一個非常大的話題，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串并轉換、流水線操作和數據接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設計工作，將取得事半功倍的效果！

乒乓操作

“乒乓操作”是一個常常應用于數據流控制的處理技巧，典型的乒乓操作方法如圖1所示。

乒乓操作的處理流程為：輸入數據流通過“輸入數據選擇單元”將數據流等時分配到兩個數據緩沖區，數據緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個緩沖周期，將輸入的數據流緩存到“數據緩沖模塊1”；在第2個緩沖周期，通過“輸入數據選擇單元”的切換，將輸入的數據流緩存到“數據緩沖模塊2”，同時將“數據緩沖模塊1”緩存的第1個周期數據通過“輸入數據選擇單元”的選擇，送到“數據流運算處理模塊”進行運算處理；在第3個緩沖周期通過“輸入數據選擇單元”的再次切換，將輸入的數據流緩存到“數據緩沖模塊1”，同時將“數據緩沖模塊2”緩存的第2個周期的數據通過“輸入數據選擇單元”切換，送到“數據流運算處理模塊”進行運算處理。如此循環。

乒乓操作的最大特點是通過“輸入數據選擇單元”和“輸出數據選擇單元”按節拍、相互配合的切換，將經過緩沖的數據流沒有停頓地送到“數據流運算處理模塊”進行運算與處理。把乒乓操作模塊當做一個整體，站在這個模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒有任何停頓，因此非常適合對數據流進行流水線式處理。所以乒乓操作常常應用于流水線式算法，完成數據的無縫緩沖與處理。

乒乓操作的第二個優點是可以節約緩沖區空間。比如在WCDMA基帶應用中，1個幀是由15個時隙組成的，有時需要將1整幀的數據延時一個時隙后處理，比較直接的辦法是將這幀數據緩存起來，然后延時1個時隙進行處理。這時緩沖區的長度是1整幀數據長，假設數據速率是3.84Mbps，1幀長10ms，則此時需要緩沖區長度是38400位。如果采用乒乓操作，只需定義兩個能緩沖1個時隙數據的RAM(單口RAM即可)。 當向一塊RAM寫數據的時候，從另一塊RAM讀數據，然后送到處理單元處理，此時每塊RAM的容量僅需2560位即可，2塊RAM加起來也只有5120位的容量。

另外，巧妙運用乒乓操作還可以達到用低速模塊處理高速數據流的效果。如圖2所示，數據緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級數據預處理模塊，這個數據預處理可以根據需要的各種數據運算，比如在WCDMA設計中，對輸入數據流的解擴、解擾、去旋轉等。假設端口A的輸入數據流的速率為100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個節點端口的數據速率。

A端口處輸入數據流速率為100Mbps，在第1個緩沖周期10ms內，通過“輸入數據選擇單元”，從B1到達DPRAM1。B1的數據速率也是100Mbps，DPRAM1要在10ms內寫入1Mb數據。同理，在第2個10ms，數據流被切換到DPRAM2，端口B2的數據速率也是100Mbps，DPRAM2在第2個10ms被寫入1Mb數據。在第3個10ms，數據流又切換到DPRAM1，DPRAM1被寫入1Mb數據。

仔細分析就會發現到第3個緩沖周期時，留給DPRAM1讀取數據并送到“數據預處理模塊1”的時間一共是20ms。有的工程師困惑于DPRAM1的讀數時間為什么是20ms，這個時間是這樣得來的：首先，在在第2個緩沖周期向DPRAM2寫數據的10ms內，DPRAM1可以進行讀操作；另外，在第1個緩沖周期的第5ms起(絕對時間為5ms時刻)，DPRAM1就可以一邊向500K以后的地址寫數據，一邊從地址0讀數，到達10ms時，DPRAM1剛好寫完了1Mb數據，并且讀了500K數據，這個緩沖時間內DPRAM1讀了5ms；在第3個緩沖周期的第5ms起(絕對時間為35ms時刻)，同理可以一邊向500K以后的地址寫數據一邊從地址0讀數，又讀取了5個ms，所以截止DPRAM1第一個周期存入的數據被完全覆蓋以前，DPRAM1最多可以讀取20ms時間，而所需讀取的數據為1Mb，所以端口C1的數據速率為：1Mb/20ms=50Mbps。因此，“數據預處理模塊1”的最低數據吞吐能力也僅僅要求為50Mbps。同理，“數據預處理模塊2”的最低數據吞吐能力也僅僅要求為50Mbps。換言之，通過乒乓操作，“數據預處理模塊”的時序壓力減輕了，所要求的數據處理速率僅僅為輸入數據速率的1/2。

通過乒乓操作實現低速模塊處理高速數據的實質是：通過DPRAM這種緩存單元實現了數據流的串并轉換，并行用“數據預處理模塊1”和“數據預處理模塊2”處理分流的數據，是面積與速度互換原則的體現！

串并轉換設計技巧

串并轉換是FPGA設計的一個重要技巧，它是數據流處理的常用手段，也是面積與速度互換思想的直接體現。
串并轉換的實現方法多種多樣，根據數據的排序和數量的要求，可以選用寄存器、RAM等實現。前面在乒乓操作的圖例中，就是通過DPRAM實現了數據流的串并轉換，而且由于使用了DPRAM，數據的緩沖區可以開得很大，對于數量比較小的設計可以采用寄存器完成串并轉換。如無特殊需求，應該用同步時序設計完成串并之間的轉換。比如數據從串行到并行，數據排列順序是高位在前，可以用下面的編碼實現：

prl_temp={prl_temp,srl_in};

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數據輸入。

對于排列順序有規定的串并轉換，可以用case語句判斷實現。對于復雜的串并轉換，還可以用狀態機實現。串并轉換的方法比較簡單，在此不必贅述。

流水線操作設計思想

首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設計思想，并非FPGA、ASIC設計中優化時序所用的“Pipelining”。

流水線處理是高速設計中的一個常用設計手段。如果某個設計的處理流程分為若干步驟，而且整個數據處理是“單流向”的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設計方法來提高系統的工作頻率。

流水線設計的結構示意圖如圖3所示。其基本結構為：將適當劃分的n個操作步驟單流向串聯起來。流水線操作的最大特點和要求是，數據流在各個步驟的處理從時間上看是連續的，如果將每個操作步驟簡化假設為通過一個D觸發器(就是用寄存器打一個節拍)，那么流水線操作就類似一個移位寄存器組，數據流依次流經D觸發器，完成每個步驟的操作。流水線設計時序如圖4所示。

流水線設計的一個關鍵在于整個設計時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間，設計最為簡單，前級的輸出直接匯入后級的輸入即可；如果前級操作時間大于后級的操作時間，則需要對前級的輸出數據適當緩存才能匯入到后級輸入端；如果前級操作時間恰好小于后級的操作時間，則必須通過復制邏輯，將數據流分流，或者在前級對數據采用存儲、后處理方式，否則會造成后級數據溢出。

在WCDMA設計中經常使用到流水線處理的方法，如RAKE接收機、搜索器、前導捕獲等。流水線處理方式之所以頻率較高，是因為復制了處理模塊，它是面積換取速度思想的又一種具體體現。

數據接口的同步方法

數據接口的同步是FPGA/CPLD設計的一個常見問題，也是一個重點和難點，很多設計不穩定都是源于數據接口的同步有問題。

在電路圖設計階段，一些工程師手工加入BUFT或者非門調整數據延遲，從而保證本級模塊的時鐘對上級模塊數據的建立、保持時間要求。還有一些工程師為了有穩定的采樣，生成了很多相差90度的時鐘信號，時而用正沿打一下數據，時而用負沿打一下數據，用以調整數據的采樣位置。這兩種做法都十分不可取，因為一旦芯片更新換代或者移植到其它芯片組的芯片上，采樣實現必須從新設計。而且，這兩種做法造成電路實現的余量不夠，一旦外界條件變換(比如溫度升高)，采樣時序就有可能完全紊亂，造成電路癱瘓。