一種低功耗的電平位移電路

作者 / 陳智昕 電子科技大學(xué)(四川 成都 610054)

　　陳智昕，男(漢族)，四川成都人，碩士研究生，主要從事模擬集成電路的研究設(shè)計(jì)。

摘要：提出了一種基于0.35μm BCD工藝的電平位移電路。該電路使用了耐壓5V的CMOS器件。通過對(duì)常規(guī)電平位移電路進(jìn)行分析，提出了優(yōu)化改善的電平位移電路。電路仿真結(jié)果顯示，與常規(guī)的電平位移電路相比，改進(jìn)的電路具有功耗低、輸出電平穩(wěn)定可靠等特點(diǎn)。

0 引言

　　隨著最小特征尺寸的不斷下降，功耗問題已經(jīng)成為現(xiàn)代集成電路設(shè)計(jì)的主要考慮因素之一。Dynamic Voltage Scaling Operating(動(dòng)態(tài)電壓調(diào)整)技術(shù)能為集成電路提供多種電源電壓。一方面，用低電源電壓給非關(guān)鍵路徑模塊供電，另一方面，在模擬和高速數(shù)字模塊中使用較高的電源電壓。這樣的技術(shù)對(duì)于減少動(dòng)態(tài)以及靜態(tài)功耗是很必要的^[1]。

　　在集成電路中，不同模組工作在不同的速度下，所以需要一種雙重供電結(jié)構(gòu)。在雙重電壓供給系統(tǒng)中，需要用電平位移電路(Level-shifter Circuit)將低電壓轉(zhuǎn)換為高電壓以滿足后續(xù)的模組工作。為了確保整體電路的工作性能，電平位移電路需要具備低功耗的特點(diǎn)^[2]。

　　本文正是基于這樣的應(yīng)用需求，設(shè)計(jì)了一種低功耗的電平位移電路。文章剩余部分按照以下結(jié)構(gòu)展開。第一部分對(duì)傳統(tǒng)電平位移電路進(jìn)行回顧，第二部分為本文所提出的電平位移電路原理，第三部分呈現(xiàn)了所設(shè)計(jì)電平位移電路的仿真結(jié)果。

1 常規(guī)電平位移電路

　　圖1(a)為一種傳統(tǒng)的電平位移電路，當(dāng)輸入信號(hào)IN為“1”(VIN=VDDL)時(shí)，MN1開啟，MN2關(guān)斷，MN1管將結(jié)點(diǎn)a電位下拉，從而MP2導(dǎo)通，對(duì)結(jié)點(diǎn)b充電，隨著結(jié)點(diǎn)b電位的上升，MP1關(guān)斷。類似的，當(dāng)輸入信號(hào)變至“0”(VIN=VSS)時(shí)，MN1關(guān)斷而MN2導(dǎo)通，整個(gè)過程將反置。值得注意的是，當(dāng)輸入信號(hào)由“1”變“0”時(shí)，a點(diǎn)的初始電位不能瞬變而仍然為“0”，因此MP2一開始仍然導(dǎo)通，對(duì)結(jié)點(diǎn)b進(jìn)行充電，削弱了MN2對(duì)結(jié)點(diǎn)b放電的作用，使得電位轉(zhuǎn)換變得緩慢(對(duì)結(jié)點(diǎn)a的分析同理)。我們可以看到在結(jié)點(diǎn)a、b存在著上拉管(MP1和MP2)和下拉管(MN1和MN2)的電位爭(zhēng)奪，上拉P管對(duì)N管的下拉產(chǎn)生阻礙作用。所以，當(dāng)輸入電壓與VDDL/VDDH偏差很大，特別是低于閾值電壓時(shí)，下拉管的下拉能力遠(yuǎn)小于上拉管的上拉能力，電路無(wú)法正常轉(zhuǎn)換電平^[3]。

　　為了解決這樣的問題，提出了基于電流鏡的電平位移電路。如圖1(b)所示，該結(jié)構(gòu)利用電流鏡限制了電流，從而在下拉管對(duì)輸出結(jié)點(diǎn)放電時(shí)削弱了上拉管的上拉能力。然而，該結(jié)構(gòu)存在一個(gè)明顯的缺點(diǎn)，當(dāng)輸入信號(hào)IN處于“1”時(shí)，存在較大的流經(jīng)MP1和MN1的恒定電流，產(chǎn)生了額外功耗。為減少這樣的靜態(tài)功耗，提出了如圖1(c)所示基于威爾遜電流鏡的電路。電路中引入MP3以消除恒定電流，當(dāng)輸入信號(hào)IN為“1”時(shí)，輸出電位上拉至“1”，使得MP3處于關(guān)斷狀態(tài)，從而截?cái)嗔酥按嬖诘暮愣娏?。但是，這種結(jié)構(gòu)會(huì)造成結(jié)點(diǎn)b產(chǎn)生電壓降，當(dāng)結(jié)點(diǎn)b電位還未完全上拉至VDDH時(shí)，MP3已經(jīng)關(guān)斷，造成結(jié)點(diǎn)a電位上浮而關(guān)斷MP2管，使得結(jié)點(diǎn)b的電平浮動(dòng)且低于VDDH^[4-5]。

2 改進(jìn)的電平位移電路

　　通過對(duì)常規(guī)電平位移電路的分析研究，我們可以看出上述電路存在著N管下拉電流能力較弱、持續(xù)恒定的大電流以及輸出信號(hào)無(wú)法被完全上拉至VDDH等問題。而這些問題的產(chǎn)生會(huì)使得電路在工作過程中產(chǎn)生更多的功耗。因此，本節(jié)在圖1(c)所示電路結(jié)構(gòu)基礎(chǔ)上，提出了一種改進(jìn)的電平位移電路，可以優(yōu)化功耗問題。電路原理圖如圖2所示。

　　將圖1(c)中MP3管上移至電流鏡的上方(即圖2中MP4管)，使輸出端在上電過程中，結(jié)點(diǎn)a的電位始終被下拉到地。而不會(huì)像圖1(c)中那樣，結(jié)點(diǎn)a的電位因MP3管的斷開而上浮，使MP2管的上拉能力減弱而影響輸出端電位無(wú)法上升到VDDH。與此同時(shí)，當(dāng)輸入IN為“1”時(shí)，MP4管抑制了流過MP4、MP1和MN1管的電流I1，使得功耗減小。

　　當(dāng)輸入信號(hào)由高變低時(shí)，由于結(jié)點(diǎn)b電位無(wú)法瞬變而仍為“0”。此時(shí)，MP4、MN1管和MP5、MN3管開啟，MN2管關(guān)斷。從而產(chǎn)生流經(jīng)MP4、MP1和MN1管的電流I1以及流經(jīng)MP5、MP3和MN3的電流I3。兩股電流被鏡像，產(chǎn)生電流I2，并上拉結(jié)點(diǎn)b的電位。最后，結(jié)點(diǎn)b電位變?yōu)椤?”，并反饋至MP4和MP5管使它們關(guān)斷，從而截?cái)嚯娏鱅1、I3，也不再鏡像電流I2。輸出端變?yōu)椤?”。因?yàn)镸N1和MN3管始終開啟，致使結(jié)點(diǎn)a、c保持地電位，MP2、MP6管處于常開狀態(tài)，從而保證結(jié)點(diǎn)b電位能夠始終處于VDDH而不浮動(dòng)，從而對(duì)常規(guī)電平位移電路結(jié)點(diǎn)出現(xiàn)電壓降的問題進(jìn)行了優(yōu)化改善。

　　當(dāng)輸入信號(hào)由低變高時(shí)，結(jié)點(diǎn)b信號(hào)起初仍然為“1”。在不添加輔助模塊時(shí)，起初結(jié)點(diǎn)a電位仍然為“0”，MP4管關(guān)斷，使得MP2管處于強(qiáng)上拉狀態(tài)，這樣很大程度的削弱了MN2管對(duì)結(jié)點(diǎn)b電位的下拉作用(因?yàn)镻管的上拉能力大于N管的下拉能力)，導(dǎo)致輸出端電位下降較慢。添加輔助模塊后，由MP2和MP6兩個(gè)P管作開關(guān)，有效的抑制了結(jié)點(diǎn)b電位受P管上拉作用的影響，使得結(jié)點(diǎn)b電位能夠較穩(wěn)定地被下拉至“0”。

3 仿真結(jié)果及分析

　　本文所提電平位移電路的仿真結(jié)果是基于華虹NEC 0.35μm BCD工藝進(jìn)行，實(shí)現(xiàn)從2.5 V轉(zhuǎn)換為5 V工作電壓的功能。本節(jié)分別從整體功能、電流功耗以及具體問題優(yōu)化情況三方面進(jìn)行分析。

　　如圖3所示為改進(jìn)電平位移電路功能波形圖。仿真結(jié)果表明，所提出的電平位移電路輸入2.5 V，經(jīng)過大約200 ps穩(wěn)定地轉(zhuǎn)換為5 V輸出電壓環(huán)境，正確實(shí)現(xiàn)電路功能。

　　圖4為電路功耗仿真結(jié)果，通過對(duì)IVDDL+IVDDH值進(jìn)行對(duì)比間接反映常規(guī)電平位移電路與改進(jìn)電平位移電路的功耗大小。從仿真結(jié)果來看，改進(jìn)電路功耗明顯減小，與常規(guī)電路相比，功耗下降約45%，改善結(jié)果顯著。

　　圖5所示，為圖1(c)常規(guī)電路和圖2改進(jìn)電路結(jié)點(diǎn)b在N管對(duì)該結(jié)點(diǎn)電位進(jìn)行下拉時(shí)的電位變化仿真圖。由圖可知，常規(guī)電路結(jié)點(diǎn)b在電位被N管下拉時(shí)受到上拉管MP2未關(guān)斷的影響，下拉有明顯變緩的過程，波形下降沿出現(xiàn)“二段式”的曲線。而改進(jìn)電路b結(jié)點(diǎn)的下拉過程則更加穩(wěn)定，反映出改進(jìn)電路中輔助模塊有效地抑制了P管上拉能力強(qiáng)對(duì)結(jié)點(diǎn)b電位的影響，削弱了P管上拉能力，使得b點(diǎn)電位能被下拉N管穩(wěn)定地放電至“0”。

4 結(jié)論

　　本文提出一種改進(jìn)的電平位移電路，通過調(diào)整反饋PMOS管的位置和添加輔助模塊以改善電路功耗等問題。與常規(guī)電平位移電路相比，所提出的電路具有低功耗，輸出電平穩(wěn)定可靠等優(yōu)點(diǎn)。

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　　本文來源于《電子產(chǎn)品世界》2018年第10期第43頁(yè)，歡迎您寫論文時(shí)引用，并注明出處。