狠甩三星,臺積電推出5納米開放創(chuàng)新平臺設(shè)計架構(gòu)

臺積電制程技術(shù)領(lǐng)先幅度持續(xù)擴(kuò)大，3日正式宣布在開放創(chuàng)新平臺(Open Innovation Platform；OIP)之下推出5納米設(shè)計架構(gòu)的完整版本，協(xié)助客戶實現(xiàn)支持下一世代先進(jìn)行動及高效能運(yùn)算應(yīng)用產(chǎn)品的5納米系統(tǒng)單芯片設(shè)計，目標(biāo)鎖定具有高成長性的5G與人工智能(AI)市場。

全球7納米以下先進(jìn)制程戰(zhàn)場，只剩下臺積電、三星(Samsung Electronics)以及英特爾(Intel)等3家參賽者，不過，隨著臺積電搶先進(jìn)入7納米制程，且支持極紫外光(EUV)微影技術(shù)的7納米加強(qiáng)版(7+)制程已按既定時程于3月底量產(chǎn)，而全程采用EUV技術(shù)的5納米制程亦已進(jìn)入試產(chǎn)后，不僅制程技術(shù)已與英特爾平起平坐，更是將預(yù)計2020年才會進(jìn)入7納米EUV世代的三星狠甩在后，在晶圓代工版圖可望進(jìn)一步擴(kuò)大。

隨著臺積電搶先進(jìn)入7納米制程，且全程采用EUV技術(shù)的5納米制程亦已進(jìn)入試產(chǎn)后，不僅制程技術(shù)已與英特爾平起平坐，更是將三星狠甩在后。法新社

臺積電3日宣布，在開放創(chuàng)新平臺之下推出5納米設(shè)計架構(gòu)的完整版本，協(xié)助客戶實現(xiàn)支持下一世代先進(jìn)行動及高效能運(yùn)算應(yīng)用產(chǎn)品的5 納米系統(tǒng)單芯片設(shè)計，目標(biāo)鎖定具有高成長性的5G與AI市場。電子設(shè)計自動化及矽智財領(lǐng)導(dǎo)廠商與臺積電已透過多種芯片測試載具合作開發(fā)并完成整體設(shè)計架構(gòu)的驗證， 包括技術(shù)檔案、制程設(shè)計套件、工具、參考流程、以及矽智財。

臺積電5納米制程已進(jìn)入試產(chǎn)階段，能夠提供芯片設(shè)計業(yè)者全新等級的效能及功耗最佳化解決方案，支持下世代的高階行動及高效能運(yùn)算應(yīng)用產(chǎn)品。相較于7納米制程，5納米創(chuàng)新的微縮功能在ARM Cortex-A72 的核心上能夠提供1.8倍的邏輯密度， 速度增快15%，在此制程架構(gòu)之下也產(chǎn)生出優(yōu)異的SRAM及類比面積縮減。

5納米制程享有極紫外光微影技術(shù)所提供的制程簡化效益，同時也在良率學(xué)習(xí)上展現(xiàn)了卓越的進(jìn)展，相較于臺積電前幾代制程，在相同對應(yīng)的階段，達(dá)到了最佳的技術(shù)成熟度。

臺積電5納米設(shè)計架構(gòu)包括5納米設(shè)計規(guī)則手冊、SPICE模型、制程設(shè)計套件、以及通過矽晶驗證的基礎(chǔ)與接口矽智財，并且全面支持通過驗證的電子設(shè)計自動化工具及設(shè)計流程。在業(yè)界最大設(shè)計生態(tài)系統(tǒng)資源的支持下，臺積電與客戶之間已經(jīng)展開密集的設(shè)計合作，為產(chǎn)品設(shè)計定案、試產(chǎn)活動與初期送樣打下良好基礎(chǔ)。

臺積電研究發(fā)展與技術(shù)發(fā)展副總經(jīng)理侯永清表示，臺積電5納米技術(shù)能夠提供客戶業(yè)界最先進(jìn)的邏輯制程，助其解決AI及5G所帶動對于更多運(yùn)算能力的需求。在5納米世代，設(shè)計與制程需要密切的共同最佳化，因此，臺積電與設(shè)計生態(tài)系統(tǒng)伙伴緊密的合作，以確保在客戶需要時能夠提供經(jīng)由驗證的矽智財組合與電子設(shè)計自動化工具。

最新的5納米制程設(shè)計套件目前已可取得用來支持生產(chǎn)設(shè)計，包括電路元件符號、參數(shù)化元件、電路網(wǎng)表生成及設(shè)計工具技術(shù)檔案，能夠協(xié)助啟動整個設(shè)計流程，從客制化設(shè)計、電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。

臺積電與設(shè)計生態(tài)系統(tǒng)伙伴合作，包括益華(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS，透過臺積電開放創(chuàng)新平臺電子設(shè)計自動化驗證專案來進(jìn)行全線電子設(shè)計自動化工具的驗證，此驗證專案的核心涵蓋矽晶為主的電子設(shè)計自動化工具范疇，包括模擬、實體實作(客制化設(shè)計、自動布局與繞線) 、時序簽核(靜態(tài)時序分析、晶體管級靜態(tài)時序分析)、電子遷移及壓降分析(閘級與晶體管級) 、實體驗證(設(shè)計規(guī)范驗證、電路布局驗證)、以及電阻電容擷取。透過此驗證專案，臺積電與電子設(shè)計自動化伙伴能夠?qū)崿F(xiàn)設(shè)計工具來支持5納米設(shè)計法則，確保必要的準(zhǔn)確性，改善繞線能力，以達(dá)到功耗、效能、面積的最佳化，協(xié)助客戶充分利用臺積電5納米制程技術(shù)的優(yōu)勢。

除了工具驗證外，臺積電也攜手電子設(shè)計自動化伙伴完成更進(jìn)一層的設(shè)計流程驗證，透過完備的工具與流程的開發(fā)、改善及驗證，臺積電的客戶采用5納米制程技術(shù)能夠擁有最佳的解決方案將設(shè)計付諸實作，縮短設(shè)計周轉(zhuǎn)時間，達(dá)到首次投片即成功的目標(biāo)。此外，臺積電也提供參考流程支持行動及高效能運(yùn)算應(yīng)用，針對新的設(shè)計方法以提升設(shè)計的質(zhì)量與效率。

另外，5納米設(shè)計架構(gòu)提供完備的矽智財組合，準(zhǔn)備支持先進(jìn)行動領(lǐng)域及高效能運(yùn)算應(yīng)用的需求?；A(chǔ)矽智財包括高密度及高效能的標(biāo)準(zhǔn)資料庫組與存儲器編譯器，已可從臺積電及其矽智財生態(tài)系統(tǒng)伙伴取得。臺積電矽智財伙伴也提供接口矽智財核心，支持行動運(yùn)算及高效能運(yùn)算。目前臺積電客戶可經(jīng)由TSMC Online下載整個臺積電5納米設(shè)計架構(gòu)。

為進(jìn)一步支持臺積電5納米設(shè)計架構(gòu)的生產(chǎn)版本，Cadence 已通過臺積電最新的5納米1.0版本驗證過程，并且提供矽智財及集成的工具、流程及方法，來支持傳統(tǒng)與云端環(huán)境，包括臺積電的開放創(chuàng)新平臺虛擬設(shè)計環(huán)境，以確保客戶能夠擁有無間縫的使用者經(jīng)驗。

對比之下，三星半年前就宣布7納米EUV制程進(jìn)入量產(chǎn)，但迄今卻未見真正采用的產(chǎn)品，包括三星最新手機(jī)亦未使用自家7納米EUV制程。而據(jù)日前三星公布的資料顯示，華城廠區(qū)預(yù)計2019年底才會全面完工，也就是中7納米EUV制程真正大量生產(chǎn)時程將是在2020年中，目前客戶也只有與其達(dá)成合作協(xié)定的IBM，由于制程已落后臺積電，蘋果(Apple)、高通(Qualcomm)、NVIDIA等應(yīng)不會在7納米EUV世代中冒險轉(zhuǎn)單三星，而超微(AMD)更早已宣布7納米以下全面擁抱臺積電，其它如賽靈思(Xilinx)、恩智浦(NXP)、德儀(TI)，以及在智能型手機(jī)戰(zhàn)場與三星廝殺的華為，更不會與三星合作。市場也預(yù)期，砸下重金投入7納米以下制程的三星，殺價搶客戶勢在必行，其良率和臺積電產(chǎn)能表現(xiàn)將是對戰(zhàn)關(guān)鍵。