三星即將宣布3nm以下工藝路線圖 挑戰(zhàn)硅基半導體極限

在半導體晶圓代工市場上，臺積電TSMC是全球一哥，一家就占據(jù)了全球50%以上的份額，而且率先量產(chǎn)7nm等先進工藝，官方表示該工藝領先友商一年時間，明年就會量產(chǎn)5nm工藝。在臺積電之外，三星也在加大先進工藝的追趕，目前的路線圖已經(jīng)到了3nm工藝節(jié)點，下周三星就會宣布3nm以下的工藝路線圖，緊逼臺積電，而且會一步步挑戰(zhàn)摩爾定律極限。

在半導體工藝上，臺積電去年量產(chǎn)了7nm工藝（N7+），今年是量產(chǎn)第二代7nm工藝（N7+），而且會用上EUV光刻工藝，2020年則會轉向5nm節(jié)點，目前已經(jīng)開始在Fab 18工廠上進行了風險試產(chǎn)，2020年第二季度正式商業(yè)化量產(chǎn)。

明年的5nm工藝是第一代5nm，之后還會有升級版的5nm Plus（5nm+）工藝，預計在2020年第一季度風險試產(chǎn)，2021年正式量產(chǎn)。

三星這邊去年也公布了一系列路線圖，而且比臺積電還激進，直接進入EUV光刻時代，去年就說量產(chǎn)了7nm EUV工藝，之后還有5nm工藝，而3nm工藝節(jié)點則會啟用GAA晶體管，通過使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強晶體管性能，主要取代FinFET晶體管技術。

3nm之后呢？目前臺積電、三星甚至Intel都沒有提及3nm之后的硅基半導體工藝路線圖，此前公認3nm節(jié)點是摩爾定律最終失效的時刻，隨著晶體管的縮小會遇到物理上的極限考驗。

三星將在5月14日舉行2019年度的SSF晶圓代工論壇會議，消息稱三星將在這次會議上公布3nm以下的工藝技術，而三星在這個領域的進展就影響未來的半導體晶圓代工市場格局。