一種降低失調(diào)影響的低噪聲帶隙基準(zhǔn)電路
張?哲,余先銀,張啟輝(電子科技大學(xué)?電子科學(xué)與工程學(xué)院,成都?611731)
本文引用地址:http://www.ex-cimer.com/article/201909/405218.htm摘?要:基于經(jīng)典的帶隙基準(zhǔn)電路原理,通過優(yōu)化電路結(jié)構(gòu)和采用寄生NPN晶體管,提出了一種可以降低運放失調(diào)電壓和等效輸入噪聲影響的低噪聲帶隙基準(zhǔn)電路。利用運放鉗位流過晶體管的電流的比例,降低了運放失調(diào)電壓和等效輸入噪聲至帶隙輸出電壓的增益,實現(xiàn)了更穩(wěn)定的基準(zhǔn)電壓輸出。電路設(shè)計采用GSMC 0.18 μm工藝,經(jīng)過Hspice仿真驗證,在2.5 V電源電壓下,基準(zhǔn)輸出電壓為1.2 V;在(-40~125)℃溫度范圍內(nèi),基準(zhǔn)電壓溫度系數(shù)為3.16×10 -5 /℃;在10 Hz處,噪聲密度為2.67μV/ Hz √ ,低頻下電源抑制比(PSRR)在95dB以上。
關(guān)鍵詞:帶隙基準(zhǔn)電壓源;降低運放失調(diào)電壓影響;低噪聲
0 引言
基準(zhǔn)電壓模塊是數(shù)模轉(zhuǎn)換器(DAC),模數(shù)轉(zhuǎn)換器(ADC)、鎖相環(huán)(PLL)等電路中不可缺少的基本模塊,其性能直接影響系統(tǒng)的精度和穩(wěn)定性,其中帶隙基準(zhǔn)電路是應(yīng)用最為廣泛的一種基準(zhǔn)電壓模塊。但是,由于標(biāo)準(zhǔn)CMOS工藝中運放的高失調(diào)和高噪聲現(xiàn)象,帶隙基準(zhǔn)電壓的精度低,功耗大,并且?guī)痘鶞?zhǔn)輸出電壓中包括了放大的運放輸入失調(diào)和噪聲,極大地限制了帶隙基準(zhǔn)電路在高精度電路系統(tǒng)中的應(yīng)用 [1-3] 。
本文在分析帶隙基準(zhǔn)電路原理的基礎(chǔ)上,通過優(yōu)化電路結(jié)構(gòu)和采用寄生NPN晶體管,提出了一種可以降低運放失調(diào)電壓和等效輸入噪聲影響的低噪聲帶隙基準(zhǔn)電路。利用運放鉗位流過晶體管的電流的比例,降低了運放失調(diào)電壓和等效輸入噪聲至帶隙輸出電壓的增益,實現(xiàn)了更穩(wěn)定的基準(zhǔn)電壓輸出。
1 電路設(shè)計
1.1 傳統(tǒng)帶隙基準(zhǔn)結(jié)構(gòu)
圖1為傳統(tǒng)帶隙基準(zhǔn)的等效架構(gòu)圖。在該電路中,運算放大器用于鉗位 V X 和 V Y 點電壓,使得 VX=VY。
三極管的電壓電流關(guān)系為:
圖1中,R 1 =R 2 ,于是Q 1 和Q 2 的集電極電流相等,由于Q 1 只有一個“單位三極管”,而Q 2 為 n 個“單位三極管”并聯(lián),由式(1)可得到:
于是有VR3=VBE1-VBE2=?VBE=VTln(n), 其中,ΔV BE 為不同三極管基極與發(fā)射極電壓差的差值,由此得到的帶隙基準(zhǔn)電壓V BG 為:
其中,R 2 和R 3 為同類型的電阻, n 為三極管Q 1 與Q 2的個數(shù)比。為了產(chǎn)生零溫度系數(shù)的帶隙電壓,要求正溫度系數(shù)和負(fù)溫度系數(shù)相互抵消,即式(3)中, VT的系數(shù)應(yīng)為1.5/0.087=17.2,即 (1+R2/R3)×ln(n)=17.2,由此產(chǎn)生的帶隙基準(zhǔn)電壓為V VBG≈VBE2+17.2×VT≈1.2V[4] 。
然而,由于在集成電路制造過程中不可避免會存在工藝偏差,即使在設(shè)計時完全對稱的輸入晶體管對,在制作完成后也會出現(xiàn)不對稱的現(xiàn)象,由此產(chǎn)生了運放輸入為“零”而輸出不為“零”的現(xiàn)象,該現(xiàn)象通常稱為“失調(diào)”。同時,運放中各個MOS管產(chǎn)生的熱噪聲和閃爍噪聲,也會極大地影響運放的鉗位效果。集成電路領(lǐng)域中,通常將運放的失調(diào)和噪聲產(chǎn)生的影響折合到運放輸入端,分別以等效輸入失調(diào)電壓 V OS 和等效輸入噪聲電壓 V Noise 來表示,均以任意極性疊加在運放輸入端,以相似的方法對電路產(chǎn)生影響,在此用 V OS+Noise 來代表他們在運放輸入端的整體值。
在圖1所示的帶隙基準(zhǔn)電路中,考慮運放失調(diào)電壓和噪聲電壓之后的輸出電壓為:
其中,V OS+Noise 為運放輸入端的失調(diào)電壓和噪聲電壓。那么由運放輸入端失調(diào)和噪聲所引起的輸出端電壓的誤差就等于:
由此可見,運放輸入端的失調(diào)和噪聲到輸出端的電壓增益等于:
即運放的失調(diào)和噪聲電壓會被放大(1+R2/R3)倍,從而在輸出端引入較大的誤差。如果要使 V OS+Noise 對輸出的影響盡可能小,則需要(1+R2/R3)盡可能小,而根據(jù)式(4),在減小(1+R2/R3)時,必須增大ln( n ),這樣才能保證零溫度系數(shù)電壓的實現(xiàn)。當(dāng)(1+R2/R3)=2時,則ln( n )約為8.5,由此計算得到的 n (晶體管個數(shù)比)為4 915左右 [5] 。
然而,過多數(shù)量的三極管會占用很大的芯片面積,使制造成本增加,故上述計算得到的晶體管的個數(shù)(n=4 915)在集成電路設(shè)計中是不合理的(帶隙基準(zhǔn)電路中晶體管的個數(shù)大約在100以內(nèi))。通常晶體管的個數(shù)比為8,即n=8,由此可得ln(n)≈2.08,(1+R2/R3)≈8.3,導(dǎo)致運放的失調(diào)電壓和噪聲電壓V OS+Noise 被放大8.3倍;即使 n =100,根據(jù)式(4),運放的失調(diào)電壓和噪聲電壓V OS+Noise 也會被放大3.7倍。
由此可見,傳統(tǒng)的帶隙基準(zhǔn)結(jié)構(gòu)中運算放大器的失調(diào)電壓和等效輸入噪聲電壓以極大的倍數(shù)放大至帶隙基準(zhǔn)電壓輸出端,嚴(yán)重惡化了基準(zhǔn)輸出電壓的噪聲和穩(wěn)定性 [6-8] 。
1.2 降低失調(diào)影響的低噪聲帶隙基準(zhǔn)電路設(shè)計
基于帶隙基準(zhǔn)原理,利用工藝中提供的寄生NPN晶體 管 , 提 出 由 N P N 晶 體 管 ( Q 1 和 Q 2 ) 、 電 阻(R1、R2、R3、R4、R5、R6、R7)、PMOS晶體管M1及運算放大器OP1構(gòu)成的基準(zhǔn)核心電路,如圖2所示。圖中,Q 1 與Q 2 的發(fā)射極面積之比為1:8,電阻R3=R4,R2=R5。
電路功能分析如下:
由于電阻R 1 兩端的電壓 VR1=VBE1,那么流過 R 1 的電流即為 IR1=VBE1/R1,由KCL有流過電阻 R 2 的電流IR2=IR1+IQB1,其中 I QB1 是流過NPN晶體管 Q1基極的電流。那么V 2 點的電壓就等于:
流過 R5 的電流等于NPN晶體管 Q 2 的基極電流I QB2 ,那么帶隙基準(zhǔn)電路輸出端電壓 V OUT 等于:
由KCL定律得,V 1 的電壓等于:
整理得到:
為了達到基準(zhǔn)電壓的零溫度系數(shù),要求:
其中,晶體管的基極發(fā)射極電壓 V BE 溫度系數(shù)一般為 ?1.5mV/K , 熱 電 壓 V T 的 溫 度 系 數(shù) 一 般 為0.087mV/ K,推算得到:
那么:
在TT Corner下, V BE 為600 mV左右,即:
最終基準(zhǔn)電壓的值可以通過 R 7 和 R 6 的比值進行調(diào)節(jié)。
現(xiàn)在闡述一下為什么這種結(jié)構(gòu)可以有效地減少運放的噪聲和失調(diào)對輸出電壓的影響:
在理想情況下,如果電路沒有任何噪聲,那么輸出電壓應(yīng)該為:
現(xiàn)在假如運放存在等效輸入噪聲電壓和等效輸入失調(diào)電壓,那么這個電壓會導(dǎo)致流過 R 3 的電流產(chǎn)生波動,進而使得IC1/IC2的比例產(chǎn)生波動,從而影響到最終的輸出電壓 V OUT 。
用 V OS+Noise 來代表運放的等效輸入噪聲電壓和等效輸入失調(diào)電壓的整體影響,那么,在考慮運放的噪聲和失調(diào)后,輸出電壓變?yōu)榱耍?/p>
其中, ?I Nois 是運放的噪聲和失調(diào)作用于 R 3 時使I C1產(chǎn)生的波動,即噪聲電流。那么此時,噪聲引起的輸出端電壓的偏差就為:
V R3 是DC下電阻 R 3 兩端的壓降。此可見,電阻 R 3和 R 4 上的壓降決定了運放的噪聲和失調(diào)對輸出端電壓的影響,電阻R 3 和R 4 上的壓降越大,運放噪聲到輸出端的電壓增益就會越低。假設(shè)DC下R 3 和R 4 的壓降設(shè)計為250 mV,那么對于10 mV量級左右的失調(diào)電壓,該電路的放大倍數(shù)為:
對于10 μV量級左右的輸入噪聲電壓,該電路的放大倍數(shù)為:
可見,放大倍數(shù)正比于最終的基準(zhǔn)輸出電壓值,基準(zhǔn)輸出電壓越高,放大倍數(shù)越大。為了與傳統(tǒng)結(jié)構(gòu)的帶隙基準(zhǔn)電路進行合理的比較,計算該電路V OUT =1.2 V時的運放失調(diào)電壓和運放噪聲電壓至基準(zhǔn)輸出的增益,分別為0.956 2倍和0.975 2倍,僅僅為傳統(tǒng)結(jié)構(gòu)放大倍數(shù)8.3倍的11.5%和11.7%。
由此可見,在這種結(jié)構(gòu)中,運放的失調(diào)電壓和噪聲電壓折合到基準(zhǔn)輸出端時,均得到了極大地抑制,有效地降低了運放失調(diào)電壓和噪聲電壓對基準(zhǔn)輸出電壓的影響。
2 仿真驗證結(jié)果
電路設(shè)計采用GSMC 0.18 μm工藝,經(jīng)過Hspice仿真驗證,在(-40~125)℃溫度范圍內(nèi),仿真結(jié)果如圖3所示,計算可得帶隙基準(zhǔn)電壓溫度系數(shù)是3.16×10 -5 /℃。
圖4所示為室溫下基準(zhǔn)輸出噪聲電壓的仿真曲線(2.5 V電源電壓,無任何濾波電路),在10 Hz處,噪聲密度為2.67μV/ Hz √ ,在不增加任何功耗和電路復(fù)雜度的基礎(chǔ)上,較大的減少了基準(zhǔn)輸出電壓的噪聲。
圖5所示為帶隙基準(zhǔn)電路的電源抑制比曲線,低頻下達到了95dB,高頻下均在0dB以下,說明電路具有良好的電源噪聲抑制能力。若要想繼續(xù)提高該電路的高頻PSRR,可以在輸出端接入RC濾波電路,但是會增加電路的成本和面積。
參考文獻
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本文來源于科技期刊《電子產(chǎn)品世界》2019年第10期第62頁,歡迎您寫論文時引用,并注明出處。
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