先進(jìn)工藝下芯片的勝負(fù)手：高效驗(yàn)證

Intel發(fā)布了Stratix 10 GX 10M FPGA,這款巨型芯片擁有1020萬(wàn)個(gè)邏輯單元,集成了433億個(gè)晶體管。類似的還有AMD發(fā)布的二代霄龍芯片,擁有395.4億個(gè)晶體管。這些超大規(guī)模的芯片不斷刷新著晶體管的數(shù)目紀(jì)錄,在坐擁性能怪獸稱號(hào)的同時(shí),也將芯片的設(shè)計(jì)生產(chǎn)難度不斷提高。

據(jù)統(tǒng)計(jì),28nm的IC設(shè)計(jì)平均費(fèi)用為5,130萬(wàn)美元,使用FinFET技術(shù)的7nm工藝,則需要2億9,780萬(wàn)美元,兩者差距為6倍。

高昂的設(shè)計(jì)費(fèi)用讓芯片企業(yè)都希望能一次就投片成功,但實(shí)際上, 2018 年 ASIC 芯片的一次投片成功率只有 26%。

先進(jìn)的工藝節(jié)點(diǎn)引發(fā)了新的問題,如果芯片的驗(yàn)證不能跟上,就會(huì)造成反復(fù)投片問題,讓芯片設(shè)計(jì)者可能“血本無(wú)歸”。驗(yàn)證的準(zhǔn)確性已經(jīng)決定著芯片的“生死”。

無(wú)處不在的驗(yàn)證

從芯片最初的架構(gòu)設(shè)計(jì)到最后的流片,驗(yàn)證工作貫穿了整個(gè)設(shè)計(jì)流程,整個(gè)芯片設(shè)計(jì)70%左右的工作量已經(jīng)被驗(yàn)證所占據(jù)。

龐大的芯片設(shè)計(jì)規(guī)模和指數(shù)增長(zhǎng)的芯片結(jié)構(gòu)復(fù)雜度,無(wú)所不在的連接,平臺(tái)的安全性,在先進(jìn)工藝的環(huán)境下,一顆能完美運(yùn)行的芯片更需要多層次的反復(fù)驗(yàn)證。

從前往后,通常的芯片驗(yàn)證包括了IP核/模塊級(jí)驗(yàn)證(Block-LevelVerification)、系統(tǒng)級(jí)驗(yàn)證(System-Level Verification)、靜態(tài)時(shí)序分析和時(shí)序驗(yàn)證(Static timing analysis & Timing Verification)、版圖驗(yàn)證(Physical verification)等多個(gè)步驟。

版圖驗(yàn)證是橫亙?cè)诹髌暗淖詈笠坏莉?yàn)證工序,在所有的檢查和驗(yàn)證都準(zhǔn)確無(wú)誤的情況下,芯片設(shè)計(jì)階段就告完成,下面將進(jìn)入晶圓廠進(jìn)行制造。

作為連接著設(shè)計(jì)通向生產(chǎn)大門的守門人,版圖驗(yàn)證的重要性不言而喻。晶圓廠生產(chǎn)芯片有一定的規(guī)則,設(shè)計(jì)公司設(shè)計(jì)出來的版圖如果不遵守這些規(guī)則,就無(wú)法從圖紙變成真正的芯片。版圖驗(yàn)證就是確保芯片要嚴(yán)格遵守這些規(guī)則。

這些規(guī)則被叫做設(shè)計(jì)規(guī)則(Design Rule), 在版圖設(shè)計(jì)過程中需要不斷進(jìn)行設(shè)計(jì)規(guī)則檢查,這個(gè)過程叫做DRC(Design Rule Check)。

DRC的主要目標(biāo)是在設(shè)計(jì)中實(shí)現(xiàn)可靠性并提高芯片的良率。晶圓代工廠提供的所有規(guī)則都以驗(yàn)證規(guī)則文件的形式作為物理驗(yàn)證工具的輸入提供。如果違反任何一項(xiàng)規(guī)則,DRC將會(huì)反映在設(shè)計(jì)中。

版圖完成之后還要確保功能與原理圖中的設(shè)計(jì)是否一致,有專門的工具進(jìn)行這一項(xiàng)檢查,這項(xiàng)檢查流程叫做LVS(Layout Versus Schematic)。

此外,還有電學(xué)規(guī)則檢查ERC(Electrical Rule Check)和針對(duì)制造的設(shè)計(jì)檢查DFM(Design For Manufacture)來發(fā)現(xiàn)影響制造質(zhì)量與良率的因素。

如此復(fù)雜的檢測(cè),如果沒有功能強(qiáng)大的設(shè)計(jì)工具來支持是無(wú)法想象的。目前,市面上有多種版圖驗(yàn)證工具,“粉絲”最多的就是Mentor公司的Calibre平臺(tái)。它也是芯片設(shè)計(jì)中的Golden Signoff(設(shè)計(jì)簽收)工具。

設(shè)計(jì)與先進(jìn)工藝間的橋梁

Calibre是Mentor公司專為復(fù)雜芯片設(shè)計(jì)的物理驗(yàn)證挑戰(zhàn)而研發(fā)的業(yè)界最高性能平臺(tái)。它基于先進(jìn)的層次化算法和技術(shù),能夠快速、準(zhǔn)確、完善的對(duì)混合集成電路進(jìn)行物理驗(yàn)證及寄生提取。目前,它已經(jīng)被全球主流的晶圓廠采用,并成為其內(nèi)部的物理驗(yàn)證標(biāo)準(zhǔn)。

“該工具持續(xù)發(fā)展提高,和客戶之間形成正反饋,終于穩(wěn)占市場(chǎng)經(jīng)久不衰?！币晃粯I(yè)內(nèi)專家這樣評(píng)價(jià)Calibre平臺(tái)。

主流的晶圓廠在開發(fā)工藝的時(shí)候,會(huì)用Calibre平臺(tái)去驗(yàn)證工藝實(shí)際效果,當(dāng)驗(yàn)證規(guī)則成型以后,再給設(shè)計(jì)公司使用。如此往復(fù),就在設(shè)計(jì)公司和晶圓廠之間建立了一座橋梁。

有一個(gè)經(jīng)典案例,Mentor與TSMC攜手,在開發(fā)12nm和7nm FinFET Plus工藝時(shí),增加了工具的覆蓋率,還優(yōu)化了設(shè)計(jì)套件的運(yùn)行速度。此外,TSMC和Mentor還緊密配合,以便雙方的共同客戶能夠了解Calibre設(shè)計(jì)規(guī)則檢查(DRC)和多重曝光軟件方面的極紫外(EUV)光刻要求。

TSMC是開發(fā)先進(jìn)工藝的領(lǐng)路者,與這樣的伙伴合作,Calibre平臺(tái)積累大量豐富的經(jīng)驗(yàn),開發(fā)了很多先進(jìn)功能。在與其他晶圓廠或設(shè)計(jì)公司合作時(shí),這些功能和經(jīng)驗(yàn)會(huì)幫助其避開不少障礙。

整個(gè)Calibre平臺(tái)包含了很多模塊,針對(duì)不同的驗(yàn)證目標(biāo),最主要的模塊如下:

Calibre DRC——作為工作在展平模式下的設(shè)計(jì)規(guī)則檢查(DRC)工具,Calibre DRC先展平輸入數(shù)據(jù)庫(kù),然后對(duì)展平的幾何結(jié)果進(jìn)行操作。

Calibre LVS——作為工作在展平模式下的版圖與原理圖對(duì)照(LVS)工具,Calibre LVS先展平輸入數(shù)據(jù)庫(kù),然后對(duì)展平的幾何結(jié)果進(jìn)行操作。

Calibre xRC——全芯片寄生參數(shù)提取工具,提供晶體管級(jí)、門級(jí)和混合級(jí)別寄生參數(shù)提取的能力,支持多層次的分析和仿真。

Caliber PERC 平臺(tái)——旨在提高可靠性并保護(hù)設(shè)計(jì)免受靜電放電 (ESD) 的影響,該平臺(tái)可實(shí)現(xiàn)全芯片 IO-ESD 和跨電源域 ESD 設(shè)計(jì)驗(yàn)證。

Calibre YieldEnhance——該工具提供了一種自動(dòng)化的布局增強(qiáng)方法,可以在不犧牲面積的情況下提高產(chǎn)量。

圖1 Calibre在芯片設(shè)計(jì)各環(huán)節(jié)的應(yīng)用

芯片設(shè)計(jì)公司依靠Calibre平臺(tái)去解決芯片的可靠性問題,同時(shí)也提升了生產(chǎn)良率。因?yàn)樾酒悸逝c可靠性之間的緊密聯(lián)系已經(jīng)得到充分的研究和記錄,良率高,可靠性隨之也好。但在進(jìn)入先進(jìn)工藝節(jié)點(diǎn)之后,芯片的良率提升已經(jīng)十分困難。好在有了Calibre平臺(tái)等一系列驗(yàn)證工具,讓良率提升有了強(qiáng)大的武器。

提升驗(yàn)證效率

芯片都是根據(jù)市場(chǎng)需求而生的,而市場(chǎng)需求往往瞬息而變,這就是所謂的“時(shí)間窗口”。趕不上時(shí)間窗口,芯片就沒有前途。對(duì)于晶圓廠而言,工藝成功取決于其控制設(shè)計(jì)制造工藝窗口(design-manufacturing process window)的能力:不僅要能夠最大限度擴(kuò)大工藝窗口,還要能夠在盡可能短的時(shí)間內(nèi)預(yù)防、發(fā)現(xiàn)、評(píng)估和修復(fù)熱點(diǎn)。因此,設(shè)計(jì)工程師和工藝工程師都對(duì)EDA的精度和速度都提出了更高的要求。

“在驗(yàn)證方面,一是要Runtime時(shí)間短,驗(yàn)證周期要短;第二是在兼顧速度的時(shí)候,Debug要準(zhǔn),而這些都是Calibre的優(yōu)勢(shì)?！盡entor的工程師告訴記者。

Calibre還非常容易上手,使用體驗(yàn)類似點(diǎn)工具,對(duì)新手非常友好。由于已經(jīng)成為物理驗(yàn)證方面的標(biāo)準(zhǔn),其他的設(shè)計(jì)平臺(tái)都集成了Calibre工具,設(shè)計(jì)者一旦掌握就不會(huì)受到平臺(tái)的限制。

最重要的是,Calibre本身集成了晶圓廠先進(jìn)工藝的精髓,比如其中的Calibre SmartFill規(guī)則集就是由Mentor和TSMC為TSMC的N16制程而聯(lián)合開發(fā)。SmartFill可以將版圖密度分析和多種填充方案相結(jié)合為復(fù)雜的數(shù)字、模擬芯片提供最佳的填充策略。

需要解釋的是,Fill(填充)是一個(gè)芯片設(shè)計(jì)中非常重要的工藝,防止芯片在制造過程中由于曝光過渡或不足而導(dǎo)致的蝕刻失敗,金屬(metal)是主要的填充物之一。以前,填充是無(wú)規(guī)律進(jìn)行的,被稱為Dummy metal,容易造成效率低下。針對(duì)問題,Mentor發(fā)明了SmartFill技術(shù),可以根據(jù)工藝的實(shí)際情況進(jìn)行填充,極大提升了效率和芯片可靠性。

值得一提的是,SmartFill集成了ECO填充功能,可確保實(shí)現(xiàn)較晚的設(shè)計(jì)更改并快速高效地重新填充設(shè)計(jì),同時(shí)將運(yùn)行時(shí)間,填充數(shù)據(jù)庫(kù)的大小和時(shí)序影響最小化。最為重要的應(yīng)用實(shí)例就是,最初為 20nm 設(shè)計(jì)而研發(fā)的 Calibre YieldEnhancer ECOFill 解決方案現(xiàn)已廣泛應(yīng)用于 TSMC 7nm 到 65nm 范圍內(nèi)的所有工藝節(jié)點(diǎn)。各個(gè)工藝節(jié)點(diǎn)的設(shè)計(jì)人員能夠在更改初始設(shè)計(jì)時(shí)最大限度減少填充運(yùn)行時(shí)間、管理分層填充以及盡可能地減少形狀移除的情況。

圖2  Calibre良率提升與可靠性提高版圖解決方案

版圖驗(yàn)證是道復(fù)雜的工序,初學(xué)者掌握起來還是有一定困難的。好消息是,最近Mentor公司專門開設(shè)了一系列在線講座,講授Calibre的使用方法和版圖驗(yàn)證方法。

2020年5月19日,最新一期講座將介紹Calibre YE的多種填充解決方案。針對(duì)普通的金屬填充,主要介紹如何使用最佳實(shí)踐方法優(yōu)化操作流程。還將介紹多種個(gè)性化的填充方案,主要包括Net感知的填充方案、ECO填充方案、PowerVia填充方案,以及如何使用YE添加Filler Cell。