Chiplet正當(dāng)紅 —— 它為何引得芯片巨頭紛紛入局？

近年來(lái)，AMD、英特爾、臺(tái)積電、英偉達(dá)等國(guó)際芯片巨頭均開始紛紛入局Chiplet。同時(shí)，隨著入局的企業(yè)越來(lái)越多，設(shè)計(jì)樣本也越來(lái)越多，開發(fā)成本也開始下降，大大加速了Chiplet生態(tài)發(fā)展。

據(jù)Omdia報(bào)告，到2024年，Chiplet的市場(chǎng)規(guī)模將達(dá)到58億美元，2035年則超過570億美元，Chiplet的全球市場(chǎng)規(guī)模將迎來(lái)快速增長(zhǎng)。

什么是“Chiplet”？

Intel創(chuàng)始人戈登?摩爾在1965年提出了他的預(yù)測(cè)：“集成電路上的器件數(shù)量每隔十八個(gè)月將翻一番”，這就是我們今天所熟知的摩爾定律。六十多年后的今天，整個(gè)集成電路產(chǎn)業(yè)的發(fā)展依然以它們?yōu)榛?/p>

在一種材料上做出所有電路需要的器件才是電路微型化的出路，只需要一種半導(dǎo)體材料就能將所有電子器件集成起來(lái)，我們稱之為同構(gòu)集成（Homogeneous integration）?，F(xiàn)在，在一平方毫米的硅片上可集成的器件數(shù)量輕松超過一億只，主流芯片都集成了百億量級(jí)的晶體管。

同構(gòu)集成技術(shù)的發(fā)展已經(jīng)如此成熟，不可避免地會(huì)經(jīng)歷走向終結(jié)的過程，在同構(gòu)集成逐漸成熟并難以再持續(xù)發(fā)展的過程中，必須尋找一種新的集成方式來(lái)延續(xù)，這就是異構(gòu)集成（Heterogeneous integration）。異構(gòu)集成以更靈活的方式讓功能單位在系統(tǒng)空間進(jìn)行集成，并讓系統(tǒng)空間的功能密度持續(xù)增長(zhǎng)，只是這種增長(zhǎng)不再以指數(shù)方式增長(zhǎng)，異構(gòu)集成的單元可稱之為Chiplet。

傳統(tǒng)系統(tǒng)單晶片的做法是將每一個(gè)元件放在單一裸晶上，造成功能愈多，硅芯片尺寸愈大。Chiplet的做法是將大尺寸的多核心設(shè)計(jì)分散到個(gè)別微小裸芯片，例如處理器、類比元件、儲(chǔ)存器等，再用立體堆迭的方式，以先進(jìn)封裝技術(shù)提供的高密度互聯(lián)將多顆Chiplet包在同一個(gè)封裝體內(nèi)，做成一顆芯片，而這個(gè)技術(shù)趨勢(shì)，也會(huì)讓原本使用不同工具鏈與設(shè)備的前后段半導(dǎo)體制程，變得越來(lái)越相似。

其實(shí)Chiplet的概念最早源于1970年代誕生的多芯片模組，即由多個(gè)同質(zhì)或異質(zhì)等較小的芯片組成大芯片，也就是從原來(lái)設(shè)計(jì)在同一個(gè)SoC中的芯片，被分拆成許多不同的小芯片分開制造再加以封裝或組裝，故稱此分拆之芯片為小芯片Chiplet。

Chiplet的概念其實(shí)很簡(jiǎn)單，就是硅片級(jí)別的重用。從系統(tǒng)端出發(fā)，首先將復(fù)雜功能進(jìn)行分解，然后開發(fā)出多種具有單一特定功能、可相互進(jìn)行模塊化組裝的裸芯片，如實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)、計(jì)算、信號(hào)處理、數(shù)據(jù)流管理等功能，并最終以此為基礎(chǔ)，建立一個(gè)Chiplet的芯片網(wǎng)絡(luò)。

我們可以這樣理解，Chiplet是搭積木造芯片的模式，它是一類滿足特定功能的die，是通過die-to-die內(nèi)部互聯(lián)技術(shù)將多個(gè)模塊芯片與底層基礎(chǔ)芯片封裝在一起，構(gòu)成多功能的異構(gòu)System in Packages（SiPs）芯片的模式。理論上講，這種技術(shù)是一種短周期、低成本的集成第三方芯片（例如I/O、存儲(chǔ)芯片、NPU等）的技術(shù)。

Chiplet為何開始備受矚目？

事實(shí)上，Chiplet并非是一個(gè)新的概念，早在十年前就已提出，那為何如今成為芯片巨頭們爭(zhēng)相競(jìng)技的焦點(diǎn)？

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IP核對(duì)應(yīng)描述功能行為的不同分為三類，即軟核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。當(dāng)IP硬核是以硅片的形式提供時(shí)，就變成了Chiplet。

設(shè)計(jì)一個(gè)SoC系統(tǒng)級(jí)芯片，以前的方法是從不同的IP供應(yīng)商購(gòu)買一些IP，軟核、固核或硬核，結(jié)合自研的模塊，集成為一個(gè)SoC，然后在某個(gè)芯片工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。而Chiplet的出現(xiàn)，對(duì)于某些IP而言，不需要自己做設(shè)計(jì)和生產(chǎn)，只需要購(gòu)買IP，然后在一個(gè)封裝里集成起來(lái)，形成一個(gè)SiP。

隨著垂直領(lǐng)域智能化需求的持續(xù)增加，針對(duì)某項(xiàng)應(yīng)用的專用芯片與高性能邏輯芯片、存儲(chǔ)芯片協(xié)同工作成為主流，這是Chiplet模式發(fā)展的基礎(chǔ)。因而，傳統(tǒng)專攻垂直領(lǐng)域計(jì)算芯片廠商轉(zhuǎn)行開發(fā)Chiplet芯片有著巨大優(yōu)勢(shì)。

此外，目前越來(lái)越多的制造業(yè)企業(yè)在自研芯片。Chiplet模式適用于小批量生產(chǎn)，開發(fā)成本低，研制周期短。對(duì)于新進(jìn)入者，尤其是配套自用的企業(yè)，這無(wú)疑具有很大的吸引力。

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隨著摩爾定律的不斷延伸，芯片也在不斷向先進(jìn)制程發(fā)展，流片費(fèi)用變得越來(lái)越高昂，流片成功率也變得越來(lái)越低，因而芯片成本也在不斷提升。

先進(jìn)制程芯片的設(shè)計(jì)成本大幅增加。IBS數(shù)據(jù)顯示，22nm制程之后每代技術(shù)設(shè)計(jì)成本增加均超過50%。設(shè)計(jì)一顆28nm芯片成本約為5000萬(wàn)美元，而7nm芯片則需要3億美元，3nm的設(shè)計(jì)成本可能達(dá)到15億美元。

由于先進(jìn)制程成本急速上升，Chiplet采不同于SoC設(shè)計(jì)的方式，將大尺寸的多核心的設(shè)計(jì)，分散到較小的小芯片，更能滿足現(xiàn)今高效能運(yùn)算處理器的需求；而彈性的設(shè)計(jì)方式不僅提升靈活性，也能有更好的良率及節(jié)省成本優(yōu)勢(shì)，并減少芯片設(shè)計(jì)時(shí)程，加速芯片Time to market（上市）的時(shí)間。綜合而言，相對(duì)于SoC，Chiplet將有設(shè)計(jì)彈性、成本節(jié)省、加速上市等三大優(yōu)勢(shì)。

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此外，Chiplet芯片也不需要采用同樣的工藝，不同工藝生產(chǎn)制造的Chiplet可以通過SiP技術(shù)有機(jī)地結(jié)合在一起。將不同材料的半導(dǎo)體集成為一體 —— 即異質(zhì)集成（HeteroMaterial Integration），可產(chǎn)生尺寸小、經(jīng)濟(jì)性好、設(shè)計(jì)靈活性高、系統(tǒng)性能更佳的產(chǎn)品。將Si、GaN、SiC、InP生產(chǎn)加工的Chiplet通過異質(zhì)集成技術(shù)封裝到一起，形成不同材料的半導(dǎo)體在同一款封裝內(nèi)協(xié)同工作的場(chǎng)景。

在單個(gè)襯底上橫向集成不同材料的半導(dǎo)體器件（硅和化合物半導(dǎo)體）以及無(wú)源元件（包括濾波器和天線）等是Chiplet應(yīng)用中比較常見的集成方式。

目前不同材料的多芯片集成主要采用橫向平鋪的方式在基板上集成，對(duì)于縱向堆疊集成，則傾向于堆疊中的芯片采用同種材質(zhì)，從而避免了由于熱膨脹系統(tǒng)等參數(shù)的不一致而導(dǎo)致的產(chǎn)品可靠性降低。

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AI芯片適用于Chiplet模式。在現(xiàn)有算法框架下，AI芯片就是一類專用芯片，在Chiplet模式下，與邏輯、存儲(chǔ)芯片共存是非常適于AI芯片的工作方式。Chiplet芯片一般采用3D集成方案，減小了芯片面積，擴(kuò)展了空間。這有利于滿足市場(chǎng)對(duì)AI芯片算力提升和成本降低的需求。

對(duì)于云端AI加速場(chǎng)景，Host CPU和AI加速芯片的互聯(lián)以及多片AI加速芯片間的互聯(lián)，目前主要通過PCIe、NvLink或者直接用SerDes等。如果采用Chiplet技術(shù)實(shí)現(xiàn)片上互聯(lián)，帶寬、延時(shí)和功耗都會(huì)有巨大的改善。

集成電路作為高技術(shù)型產(chǎn)業(yè)，任何一項(xiàng)新技術(shù)的出現(xiàn)都需要很長(zhǎng)的時(shí)間來(lái)進(jìn)行摸索。目前Chiplet還是一個(gè)比較新的技術(shù)，許多芯片玩家‘嗅’到了這個(gè)領(lǐng)域的市場(chǎng)機(jī)遇便開始紛紛入局，芯片設(shè)計(jì)企業(yè)、系統(tǒng)架構(gòu)企業(yè)等紛紛開始做Chiplet，形成了新的生態(tài)環(huán)境，但如今這個(gè)生態(tài)環(huán)境還沒有一個(gè)很好的領(lǐng)軍企業(yè)來(lái)牽頭，也使得如今Chiplet的生態(tài)環(huán)境還比較混亂，并不穩(wěn)定。

若代工技術(shù)成熟，Chiplet可能在產(chǎn)業(yè)鏈中催生兩種新角色，一種是Chiplet模塊芯片供應(yīng)商，一種是使用模塊芯片的系統(tǒng)集成商。目前的AI芯片廠商，有的以供應(yīng)IP或外接加速芯片為主，有的做集成AI加速功能的SoC芯片。對(duì)于前者，進(jìn)化為Chiplet模塊芯片供應(yīng)商是個(gè)很好的選擇。后者則可直接做模塊芯片的系統(tǒng)集成商，這樣能夠極大縮短芯片開發(fā)時(shí)間。目前在IoT領(lǐng)域已有這樣的供應(yīng)商和集成商出現(xiàn)。

Chiplet所面臨的最大挑戰(zhàn)

根據(jù)市場(chǎng)研究機(jī)構(gòu)Omdia預(yù)估，全球基于Chiplet技術(shù)所制造的半導(dǎo)體芯片可服務(wù)市場(chǎng)規(guī)模，將由2018年6.45億美元成長(zhǎng)至2024年58億美元。其中MPU芯片可服務(wù)市場(chǎng)規(guī)模則由4.52億美元，提升為24億美元，持續(xù)占最大分額。隨著圖形處理、安全引擎、人工智能（AI）整合、低功耗物聯(lián)網(wǎng)控制器等各種異構(gòu)應(yīng)用處理器需求的提升，預(yù)估2035年全球Chiplet可服務(wù)市場(chǎng)規(guī)模將一步提高至570億美元。

Chiplet模式的發(fā)展核心在于構(gòu)建一個(gè)豐富的模塊芯片庫(kù)，使它們可以被自由選擇，通過先進(jìn)封裝技術(shù)集成為復(fù)雜的異構(gòu)系統(tǒng)，其發(fā)展目前主要面臨以下挑戰(zhàn)。

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首先當(dāng)然是集成技術(shù)的挑戰(zhàn)。chiplet模式的基礎(chǔ)還是先進(jìn)的封裝技術(shù)，這部分主要看foundry和封裝廠商。隨著先進(jìn)工藝部署的速度減緩，封裝技術(shù)逐漸成為大家關(guān)注的重點(diǎn)。

在傳統(tǒng)的封裝設(shè)計(jì)中，IO數(shù)量一般控制在幾百或者數(shù)千個(gè)，Bondwire工藝一般支持的IO數(shù)量最多數(shù)百個(gè)，當(dāng)IO數(shù)量超過一千個(gè)時(shí)，多采用FlipChip工藝。在Chiplet設(shè)計(jì)中，IO數(shù)量有可能多達(dá)幾十萬(wàn)個(gè)，為什么會(huì)有這么大的IO增量呢？

我們知道，一塊PCB的對(duì)外接口通常不超過幾十個(gè)，一款封裝對(duì)外的接口為幾百個(gè)到數(shù)千個(gè)，而在芯片內(nèi)部，晶體管之間的互聯(lián)數(shù)量則可能多達(dá)數(shù)十億到數(shù)百億個(gè)。越往芯片內(nèi)層深入，其互聯(lián)的數(shù)量會(huì)急劇增大。Chiplet是大芯片被切割成的小芯片，其間的互聯(lián)自然不會(huì)少，經(jīng)常一款Chiplet封裝的硅轉(zhuǎn)接板超過100K+的TSV，250K+的互聯(lián)，這在傳統(tǒng)封裝設(shè)計(jì)中是難以想象的。

將多個(gè)模塊芯片集成在一個(gè)SiP中需要高密度的內(nèi)部互連線。可能的方案有硅interposers技術(shù)、硅橋技術(shù)和高密度Fan-Out技術(shù)，不論采取那種技術(shù)，互連線（微凸）尺寸都將變得更小，這要求互連線做到100%的無(wú)缺陷。因?yàn)榛ヂ?lián)缺陷可能導(dǎo)致整個(gè)SiP芯片不工作。

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Chiplet的設(shè)計(jì)也對(duì)EDA軟件提出了新的挑戰(zhàn)，Chiplet技術(shù)需要EDA工具從架構(gòu)探索、芯片設(shè)計(jì)、物理及封裝實(shí)現(xiàn)等提供全面支持，以在各個(gè)流程提供智能、優(yōu)化的輔助，避免人為引入問題和錯(cuò)誤。

Cadence、Synopsys、Siemens EDA（Mentor）等傳統(tǒng)的集成電路EDA公司都相繼推出支撐Chiplet集成的設(shè)計(jì)仿真驗(yàn)證工具。

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除了集成技術(shù)之外，Chiplet模式能否成功的另一個(gè)大問題是質(zhì)量保障。我們?cè)谶x擇IP的時(shí)候，除了PPA（power，performance and cost）之外，最重要的一個(gè)考量指標(biāo)就是IP本身的質(zhì)量問題。IP本身有沒有bug，接入系統(tǒng)會(huì)不會(huì)帶來(lái)問題，有沒有在真正的硅片上驗(yàn)證過等等。在目前的IP復(fù)用方法中，對(duì)IP的測(cè)試和驗(yàn)證已經(jīng)有比較成熟的方法。但是對(duì)于Chiplet來(lái)說(shuō)，這還是個(gè)需要探索的問題。

相對(duì)傳統(tǒng)IP，Chiplet是經(jīng)過硅驗(yàn)證的產(chǎn)品，本身保證了物理實(shí)現(xiàn)的正確性。但它仍然有個(gè)良率的問題，而且如果SiP其中的一個(gè)硅片有問題，則整個(gè)系統(tǒng)都會(huì)受影響，代價(jià)很高。因此，集成到SiP中的Chiplet必須保證100%無(wú)故障。從這個(gè)問題延伸，還有集成后的SiP如何進(jìn)行測(cè)試的問題。將多個(gè)Chiplet封裝在一起后，每個(gè)Chiplet能夠連接到的芯片管腳更為有限，有些Chiplet可能完全無(wú)法直接從芯片外部管腳直接訪問，這也給芯片測(cè)試帶來(lái)的新的挑戰(zhàn)。

有一點(diǎn)目前還不是很清楚：一旦它們被制造出來(lái)交給集成商和封裝廠以后, 誰(shuí)將來(lái)負(fù)責(zé)這些芯片組。