IBIS建?！?部分：為何以及如何創(chuàng)建您自己的IBIS模型

用于C_Comp設(shè)置的LTspice指令

LTspice指令用于設(shè)置電路的工作模式、測量變量和過程參數(shù)，以計算C_comp。以下是用來測量緩沖器的C_comp值的LTspice指令：

■   AC Lin 10 1k 10k：將電路的工作模式設(shè)置為從1 kHz至10 kHz的交流線性頻率掃描。

■   .Options meascplxfmt：將.meas命令的默認結(jié)果更改為波特、奈奎斯特或笛卡爾模式。

■   .Options measdgt：設(shè)置.meas語句的有效數(shù)字位數(shù)。

■   .meas語句：這些指令用來找出電路中某些參數(shù)的值。

這些SPICE指令可以根據(jù)用戶想要顯示的參數(shù)進行修改。有關(guān)在LTspice中可使用的指令的詳細說明，請參閱LTspice Help。測量語句的結(jié)果可以在工具 > SPICE錯誤日志中查看。

圖18 SPICE錯誤日志中的測量語句結(jié)果

SPICE錯誤日志中顯示的結(jié)果將采用笛卡爾形式。X坐標(biāo)為電流和緩沖電容的實部，Y坐標(biāo)為電流和緩沖器電容的虛部。如上所述，在測量緩沖器電容時，電流的虛部是緩沖器電容所需的部分，所以C_comp的實際值就是圖18中突出顯示的值。

[上升波形]和[下降波形]

什么是上升和下降波形？

[上升波形]和[下降波形]關(guān)鍵詞模擬輸出緩沖器的切換行為。對于輸出模型，建議包含四個V-T數(shù)據(jù)集：上升和下降波形，以地為基準(zhǔn)加載；上升和下降波形，以VDD為基準(zhǔn)加載。

提取上升和下降V-T數(shù)據(jù)

要在LTspice中提取OUT1的上升或下降波形，以分段線性(PWL)信號或?qū)⒚}沖電壓電源的形式向輸入引腳發(fā)送上升沿或下降沿輸入激勵。仿真中使用的輸入刺激的轉(zhuǎn)換必須要快，以便為模型提取出最快的輸出轉(zhuǎn)換。在測量輸出引腳的電壓時，將使用.TRAN命令對原理圖進行瞬態(tài)分析。將一個50 Ω電阻用作負載，用于提取3態(tài)輸出緩沖器的4個V-T波形的數(shù)據(jù)，但它可能會因緩沖器設(shè)計和驅(qū)動能力有所不同，以進行輸出轉(zhuǎn)換。50 Ω為V-T數(shù)據(jù)提取的默認加載值，因為它是PCB走線電阻的典型值。將50 Ω負載連接到緩沖器相對地（加載至接地）或VDD（加載至VDD）的輸出引腳。

圖19 使用脈沖電壓電源的采樣上升沿輸入刺激

通過以地為基準(zhǔn)50 Ω負載獲取下降波形

為了產(chǎn)生一個以地為基準(zhǔn)的下降輸出波形，需要一個下降沿輸入，并且50 Ω負載需要以GND為基準(zhǔn)，如圖20所示。得到的V-T波形如圖21所示，其中輸出穩(wěn)定在16 ns到20 ns左右。需要注意的是，瞬態(tài)分析時間應(yīng)足以捕捉下降波形（在穩(wěn)定時）。

圖20 通過以地為基準(zhǔn)的50 Ω負載獲取下降波形的ADxxxx設(shè)置

圖21 通過以地為基準(zhǔn)的50 Ω負載獲取下降波形的ADxxxx結(jié)果

通過以VDD為基準(zhǔn)50 Ω負載獲取下降波形

圖22顯示通過以VDD為基準(zhǔn)50 Ω負載獲取下降波形的設(shè)置和結(jié)果。如圖所示，要完全捕獲輸出的下降躍遷，需要50 ns瞬態(tài)時間。

圖22 采用以VDD為基準(zhǔn)50 Ω負載的ADxxxx設(shè)置和DOUT1下降波形圖

通過以地為基準(zhǔn)50 Ω負載獲取上升波形

對于上升波形，采用PWL信號形式的上升沿輸入刺激。圖23中的設(shè)置顯示，負載電阻連接至相對于地的輸出引腳，這將產(chǎn)生上升負載對地的V-T數(shù)據(jù)。

圖23 采用以地為基準(zhǔn)50 Ω負載的ADxxxx設(shè)置和DOUT1上升波形圖

負載連接至VDD時的上升波形

使用相同的上升沿輸入刺激，但50 Ω需要以VDD為基準(zhǔn)。

檢查V-T數(shù)據(jù)正確性的一種方法是查看邏輯低電壓和邏輯高電壓。在VDD為基準(zhǔn)波形應(yīng)具有相同的邏輯低電壓和邏輯高電壓電平，并且邏輯高電壓應(yīng)與VDD相同。另一方面，以GND為基準(zhǔn)波形也應(yīng)具有相同的邏輯低電壓和邏輯高電壓，并且邏輯低電壓電平應(yīng)為約0 V。

圖24 采用以VDD為基準(zhǔn)50 Ω負載的ADxxxx設(shè)置和DOUT1上升波形圖

導(dǎo)出波形

然后，必須執(zhí)行以下步驟，以保存從四個設(shè)置中提取的V-T波形：

■   右鍵單擊圖。

■   將鼠標(biāo)懸停在文件上，然后單擊將數(shù)據(jù)導(dǎo)出為文本。

圖25 將LTspice圖保存為文本文件

■   選擇要導(dǎo)出的波形和導(dǎo)出波形的目錄。

■   VX和VY：表示上升/下降轉(zhuǎn)換沿的20%和80%點位置的電壓。

■   dV和dT：這些是IBIS模型的[斜坡]關(guān)鍵字的計算值。

圖26 選擇走線，設(shè)置保存目錄

使用LTspice提取斜坡數(shù)據(jù)

[斜坡]關(guān)鍵字是斜坡率(dV/dt)，表示在上升或下降轉(zhuǎn)換沿的20%到80%位置捕捉的上升和下降VT數(shù)據(jù)。此方法可以在LTspice上實現(xiàn)，因為它能夠使用.MEAS和.PARAM指令計算這些參數(shù)。可以通過在VT波形設(shè)置上添加SPICE指令來完成斜坡提取過程。這意味著斜坡和VT波形可以同時提取。

圖27 ADxxxx VT設(shè)置，以及用于提取上升波形的斜坡的附加指令

圖27顯示上升波形斜坡計算的設(shè)置。為了計算下降波形的斜坡，應(yīng)該互換VLO和VHI的時間值，因為下降斜坡的輸出波形從緩沖器的邏輯高電平開始，并轉(zhuǎn)變?yōu)檫壿嫷碗娖健?/p>

用于斜坡提取的LTspice指令

用于斜坡提取的SPICE指令如下：.TRAN，這是用于VT上升/下降波形的SPICE指令；.OPTIONS，用于將SPICE錯誤日志上顯示的輸出設(shè)置為笛卡爾模式，并將其限制為所需的有效位數(shù)；.MEAS，用于斜坡的實際計算。

■   VLO：表示邏輯低電壓。

■   VHI：表示邏輯高電壓。

■   Diff：表示轉(zhuǎn)換的20%點位置的電壓，該電壓將分別與VLO和VHI參數(shù)相加和相減，以得到轉(zhuǎn)換的20%和80%點位置。

圖28 上升斜坡波形描述

圖29 SPICE錯誤日志，用于計算斜坡率

構(gòu)建IBIS模型

所有提取的I-V和V-T數(shù)據(jù)都將編譯到BIS模型(.ibs)文件中。以下是IBIS文件的實際模板，用戶可以在構(gòu)建IBIS模型時用作參考。

.ibs文件以[IBIS Ver]關(guān)鍵字開頭，后接文件名和修訂號。IBIS版本3.2將在[IBIS Ver]關(guān)鍵字中使用，因為它是構(gòu)建3態(tài)輸出緩沖器所需的最低版本。.ibs文件的文件名應(yīng)和[文件名稱]關(guān)鍵字中的文件名相同；否則，解析器會將其檢測為錯誤。此外，文件名不得包含任何大寫字母，因為解析器只允許文件名使用小寫字母。有關(guān)其他重要的關(guān)鍵字，將在后面章節(jié)中討論。

.ibs文件的下一部分包括[組件]、[制造商]、[封裝]和[引腳]關(guān)鍵字。ADxxxx有兩個輸入緩沖器（DIN1和EN）和一個輸出緩沖器(DOUT1)，因此它的IBIS模型總共有三個緩沖器模型。[封裝]關(guān)鍵字通過RLC封裝寄生值作為器件的封裝模型。所有器件緩沖器的模型名稱在[引腳]關(guān)鍵字下定義，這與在[模型]關(guān)鍵字下定義命名變量類似。

在.ibs文件的下一部分，使用測量得出的I-V和V-T數(shù)據(jù)構(gòu)建器件的數(shù)字緩沖器的模型。緩沖器模型的內(nèi)容因Model_type變量中指定的緩沖區(qū)類型而異。由于模型cmos_di1是一個輸入緩沖器，它的緩沖器模型只包含C_comp、[Power_Clamp]和[GND_Clamp]數(shù)據(jù)。輸入緩沖器模型還包括VINH和VINL值，這兩個值都可以在器件的數(shù)據(jù)手冊中找到。由于DIN1和EN都是輸入緩沖器，所以它們的緩沖器模型具有相同的結(jié)構(gòu)。

另一方面，3態(tài)緩沖器模型包含一些與輸入緩沖器模型類似的關(guān)鍵字，但包含額外的I-V和V-T數(shù)據(jù)。cmos_out1的緩沖器模型包括一個額外的子參數(shù)Cref，它代表輸出電容負載，還包括Vmeas，它代表基準(zhǔn)電壓電平。通常情況下，使用的Vmeas是VDD值的一半。

除了C_comp、[Power_Clamp]和[GND_Clamp]，3態(tài)緩沖器還包含額外的I-V數(shù)據(jù)：[上拉]和[下拉]。

最后，所有IBIS模型都應(yīng)該用[結(jié)尾]關(guān)鍵字作為結(jié)尾。

IBIS模型驗證

正如本系列文章的第1部分所述，IBIS模型驗證由解析器測試和相關(guān)過程組成。這些是確保IBIS文件符合IBIS規(guī)范的必要步驟，并且模型的執(zhí)行盡可能接近參考SPICE模型。

解析器測試

對于上一節(jié)中創(chuàng)建的IBIS文件，首先應(yīng)進行解析器測試，然后再繼續(xù)執(zhí)行相關(guān)過程。ibischk是用于檢查IBIS文件的Golden Parser。它用于檢查IBIS文件是否符合IBIS協(xié)會設(shè)置的規(guī)范。有關(guān)更多信息，請訪問ibis.org。在撰寫本文時，使用的最新解析器是ibischk版本7。

在執(zhí)行解析器測試時，最好使用集成了ibischk的IBIS模型編輯軟件，例如Cadence Model Integrity和Hyperlynx Visual IBIS Editor。這些工具有助于簡化語法檢查。但是，如果用戶沒有這些工具，可以訪問ibis.org免費下載可執(zhí)行代碼。它是在各種操作系統(tǒng)上編譯的，所以用戶不必擔(dān)心應(yīng)使用哪種操作系統(tǒng)。

相關(guān)程序

在這個驗證階段，需要檢查IBIS模型的性能是否與參考模型（在本例中為SPICE模型）相同。表7顯示不同的IBIS質(zhì)量級別（從0級到3級）。它描述了經(jīng)受不同程度測試后，IBIS模型的精確程度。在本例中，由于參考模型是ADxxxx SPICE模型，所以生成的IBIS模型的質(zhì)量等級為2a。這意味著它通過了解析器測試，具有數(shù)據(jù)手冊中所描述的一組正確完整的參數(shù)，并通過了相關(guān)程序。

表7 IBIS質(zhì)量等級

要將IBIS模型與參考SPICE模型關(guān)聯(lián)起來，可以按照一些常規(guī)步驟執(zhí)行操作。圖30中的流程圖總結(jié)了這些步驟。

圖30 IBIS與SPICE模型的關(guān)聯(lián)流程圖

設(shè)置品質(zhì)因數(shù)

關(guān)聯(lián)的基礎(chǔ)是在相同的加載條件和輸入刺激下，IBIS模型的行為應(yīng)該與SPICE模型數(shù)字接口相同。這意味著從理論上，它們的輸出應(yīng)該重疊在一起。一般來說，有兩種方法可以描述IBIS模型的輸出與SPICE參考模型的接近程度：定性方法和定量方法。用戶可以使用這兩種方法來確定IBIS模型與SPICE模型之間的關(guān)系。

定性FOM測試需要依靠用戶的觀察能力。它要求對兩個輸出進行目視檢查，以確定是否通過相關(guān)性檢查。這可以通過疊加IBIS和SPICE的輸出結(jié)果來實現(xiàn)，并使用工程判斷來確定圖形是否相關(guān)。在進行定量FOM測試之前，這可以作為相關(guān)性初步檢查。當(dāng)接口以相對較低的頻率或比特率運行時，此測試就已足夠。

IBIS IO緩沖器精度手冊中提出了另一種定性FOM測試，即曲線包絡(luò)度。它使用過程電壓溫度極值定義的最小和最大曲線。最小和最大曲線作為相關(guān)性的邊界。要通過測試，IBIS結(jié)果中的所有點都應(yīng)該在最小和最大曲線之內(nèi)。這種方法在本文中不適用，因為它僅適用于典型條件。

定量FOM測試使用數(shù)學(xué)運算來衡量IBIS與SPICE之間的相關(guān)性。在IBIS IO緩沖器精度手冊中也提出了曲線包絡(luò)度，它使用IBIS和SPICE輸出的數(shù)據(jù)點。它計算IBIS和參考數(shù)據(jù)點之間x軸或y軸差值的絕對值除以軸上使用的總范圍和點數(shù)的乘積的總和。具體如公式3所示，此方法適合作為檢測本文所示的應(yīng)用案例的關(guān)聯(lián)方法。但是，還需要考慮其他因素。方程3中給出的FOM要求將IBIS和SPICE的結(jié)果映射到一個通用的x-y網(wǎng)格上，這將用到數(shù)值算法和插值方法。如果用戶想要執(zhí)行快速定量FOM測試，本文提出了另一種方法，即使用曲線和x軸所限定的面積的曲線面積度量。

曲線面積度量以SPICE結(jié)果為參考，比較IBIS曲線下的計算面積。具體如公式4所示。但是，在進行曲線面積度量測試之前，所創(chuàng)建的模型必須通過定性測試。這確保了IBIS和SPICE曲線是同步的，并且相互疊加。在獲取曲線下的面積時，因為對IBIS和SPICE結(jié)果使用了相同的方法，所以用戶可以使用數(shù)值方法，例如梯形規(guī)則或中點規(guī)則。在使用這種方法時，建議使用盡可能多的點，以更接近該面積。

驗證ADxxxx IBIS模型

IBIS模型驗證的第一步是解析器測試。圖31顯示adxxxx.ibs IBIS模型文件的解析器測試結(jié)果，該文件是使用HyperLynx Visual IBIS Editor編寫的。用戶執(zhí)行解析器測試時，目標(biāo)是不會出現(xiàn)任何錯誤。如果出現(xiàn)任何錯誤或警告提示，模型構(gòu)建人員需要加以解決。這樣可以保證IBIS模型在仿真工具之間的兼容性。

圖31 ADxxxx 解析器測試結(jié)果

下一步是設(shè)置FOM參數(shù)。本文僅使用定性FOM和曲線面積度量作為衡量相關(guān)性的方法。該測試可能會使用IBIS和SPICE在相同負載條件和輸入刺激下的瞬態(tài)響應(yīng)曲線。曲線面積度量FOM≥95%才能通過相關(guān)性測試。DOUT1、DIN1和EN的相關(guān)性如下所示。

DOUT1

圖32顯示了LTspice上用于檢測DOUT1相關(guān)性的SPICE測試臺。在原理圖上提供適當(dāng)?shù)碾妷弘娫匆允鼓茯?qū)動器，并且為DIN1引腳提供脈沖信號源來驅(qū)動DOUT1。要在LTspice中完成DOUT1驅(qū)動器模型，還需要使用額外的組件。C_comp代表芯片電容。將C_comp和C_load添加到LTspice模型后，繼續(xù)加入RLC封裝寄生（R_pkg、L_pkg、C_pkg）和C_load。

圖32 LTspice DOUT1相關(guān)性測試臺

DOUT1 IBIS模型相關(guān)性測試臺建立在Keysight先進設(shè)計系統(tǒng)(ADS)上，如圖33所示。與LTspice測試臺一樣，使用相同的輸入激勵、C_load、電壓電源和瞬態(tài)分析。但是，未在原理圖中顯示C_comp和RLC封裝寄生，因為它們已經(jīng)包含在3態(tài)IBIS模塊中。

圖33 ADS OUT1相關(guān)性測試臺

瞬態(tài)響應(yīng)曲線根據(jù)C_load測量得出。我們比較LTspice和ADS結(jié)果，并將它們疊加在一起實施定性FOM分析。如圖34所示，LTspice和ADS DOUT1的響應(yīng)非常相似。可以使用曲線和度量來量化它們之間的差異。計算1 μs瞬態(tài)時間內(nèi)曲線下的面積。計算得出的曲線面積度量為99.79%，滿足設(shè)置的≥95%的通過測試條件。所以，DOUT1 IBIS模型與SPICE模型相關(guān)。

圖34 LTspice與IBIS模型OUT1響應(yīng)

DIN1和EN

在驗證輸入端口時，通過定性FOM和曲線面積度量來關(guān)聯(lián)LTspice和ADS的瞬態(tài)響應(yīng)曲線。LTspice中的測試臺如圖35所示。這適用于DIN1和EN引腳。與DOUT1一樣，將提取的C_comp置于DIN1端口位置，后接RLC封裝寄生效應(yīng)。然后，連接50 Ω R_series電阻，該電阻后接輸入刺激脈沖電壓電源。測量響應(yīng)的探頭點在DIN1_probe位置。

圖35 LTspice DI1相關(guān)性測試臺

用于驗證輸入端口的Keysight ADS測試臺如圖36所示。同樣，在輸入端口前放置一個R_series 50 Ω電阻，并使用相同的輸入脈沖刺激。此處未顯示C_comp和RLC寄生效應(yīng)，因為它們已經(jīng)包含在IBIS模塊中。用于測量瞬態(tài)響應(yīng)的探頭位于DI1_probe位置。

圖36 ADS DI1相關(guān)性測試臺

將LTspice和ADS的瞬態(tài)響應(yīng)曲線疊加在一起進行FOM定性測試。如圖37所示，曲線是相同的，LTspice曲線完全與ADS曲線重疊。計算得出的DI1的曲線面積度量為100%，滿足所設(shè)置的≥95%的通過測試條件。EN引腳相關(guān)性結(jié)果也給出了相同的圖形和曲線面積度量。

圖37 LTspice與IBIS模型的DI1響應(yīng)

總結(jié)

本文介紹如何使用LTspice來提取數(shù)據(jù)和構(gòu)建IBIS模型。還提出通過定性FOM和曲線面積度量的定量FOM將IBIS模型與參考SPICE模型關(guān)聯(lián)起來的方法。這樣就可以讓用戶確信IBIS模型的行為與SPICE模型類似。盡管還有本文未介紹其他類型的數(shù)字IO，但提取C_comp、I-V數(shù)據(jù)和V-T數(shù)據(jù)的程序可以作為創(chuàng)建其他類型IO模型的基礎(chǔ)。

您可以免費下載和安裝LTspice，并開始創(chuàng)建自己的IBIS模型。

參考資料

Casamayor, Mercedes.“AN-715應(yīng)用筆記：走近IBIS模型：什么是IBIS模型？它們是如何生成的？”ADI公司，2004年。

IBIS。I/O緩沖器精度手冊。IBIS開放論壇，2000年4月。

Roy Leventhal和Lynne Green。半導(dǎo)體建模：用于信號、功率和電磁完整性仿真。Springer，2006年。

Michael Mirmak、John Angulo、Ian Dodd、Lynne Green、Syed Huq、Arpad Muranyi、Bob Ross。IBIS建模手冊（IBIS 4.0版）。IBIS開放論壇，2005年9月。

作者簡介

Rolynd Troy Aquino是ADI公司新技術(shù)集成團隊的產(chǎn)品應(yīng)用工程師。主要負責(zé)對ADI產(chǎn)品進行IBIS、IBIS-AMI和LTspice建模和仿真。他于2014年成為ADI的實習(xí)生，并于2016年正式加入ADI。他于2015年畢業(yè)于瑪布亞大學(xué)（馬尼拉），獲電子工程學(xué)士學(xué)位。聯(lián)系方式：rolynd.aquino@analog.com。

Francis Ian Calubag是ADI公司的系統(tǒng)應(yīng)用工程師。他于2019年進入ADI公司的系統(tǒng)應(yīng)用團隊實習(xí)，并于2020年正式加入ADI的新技術(shù)集成團隊。主要負責(zé)對ADI產(chǎn)品進行IBIS和LTspice建模和仿真。他于2020年畢業(yè)于菲律賓萊西姆大學(xué)（甲米地），獲電子工程學(xué)士學(xué)位。聯(lián)系方式：francisIan.calubag@analog.com。

Janchris Espinoza是ADI公司新技術(shù)集成團隊的產(chǎn)品應(yīng)用工程師。主要負責(zé)對ADI產(chǎn)品進行IBIS建模和仿真。他于2019年在ADI的Analog Garage團隊實習(xí)，并于2020年9月正式加入ADI。他于2020年2月畢業(yè)于德拉薩大學(xué)，獲電子工程學(xué)士學(xué)位。聯(lián)系方式：janchris.espinoza@analog.com。

 [HA1]

 [HA2]

 [HA3]擁有