實驗20：步進(jìn)電機(jī)2

本實驗的任務(wù)設(shè)計一個步進(jìn)電機(jī)運行控制電路，A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組，步進(jìn)電機(jī)按四相四拍的方式運行。如要求電機(jī)正傳時，控制端T＝1，電機(jī)的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機(jī)反傳時，控制端T＝0，電機(jī)的四相繞組的通電順序為AC—CB—BD—DA—AC……。

為了實現(xiàn)上述設(shè)計要求，我們可以將T作為判斷電機(jī)正轉(zhuǎn)和反轉(zhuǎn)的條件。
當(dāng)T = 1時，電機(jī)的四相繞組的通電順序為AC(1010)—DA(1001)—BD(0101)—CB(0110)—AC(1010)。
當(dāng)T = 0時，電機(jī)的四相繞組的通電順序為AC(1010)—CB(0110)—BD(0101)—DA(1001)—AC(1010)。由此我們可以認(rèn)為四相的順序為A-C-B-D

設(shè)計文件 stepmotor2.v

 module stepmotor2(input wire clk,rst,input wire dir,					//控制端 1：正轉(zhuǎn) 0：反轉(zhuǎn)output wire [3:0] led			//四相控制對應(yīng)的led,A(led[0]),B(led[1]),C(led[2]),D(led[3]));wire 	clk1h;				//1秒時鐘reg	[3:0] ctrl;				//DCBA四相控制 parameter 	S1 = 2'b00,		//電機(jī)步進(jìn)狀態(tài) AC
			S2 = 2'b01,		//DA
			S3 = 2'b10,		//BD
			S4 = 2'b11;		//CB reg [1:0] cur_state,next_state;				divide #(					//產(chǎn)生1秒時鐘信號.WIDTH(24),.N(12000000)) u1(.clk(clk),.rst_n(rst),.clkout(clk1h));always@(posedge clk1h or negedge rst)        //第一段
	if(!rst)
		cur_state <= S1;
    else 
	    cur_state <= next_state;always@(cur_state or rst or dir)        //第二段，狀態(tài)轉(zhuǎn)移,dir控制方向
	if(!rst)
		begin
			next_state = S1;
		end
	else
		begin
			if(dir)                         //當(dāng)控制端為1，正轉(zhuǎn)
				case(cur_state)
					S1:next_state = S2;     //正轉(zhuǎn)S1-S2-S3-S4-S1
					S2:next_state = S3;
					S3:next_state = S4;
					S4:next_state = S1;
				endcase
			else                             //當(dāng)控制端為0，反轉(zhuǎn)
				case(cur_state)
					S1:next_state = S4;      //反轉(zhuǎn)S1-S4-S3-S2-S1
					S2:next_state = S1;
					S3:next_state = S2;
					S4:next_state = S3;
				endcase
		endalways@(posedge clk1h or negedge rst)			//第三段，當(dāng)前狀態(tài)輸出
	if(!rst)
		begin
			ctrl <= 4'b0101;
		end
	else
		begin
			case(next_state)
				S1: ctrl <= 4'b0101;           //AC
				S2: ctrl <= 4'b1001;		   //DA
				S3: ctrl <= 4'b1010;		   //DB
				S4: ctrl <= 4'b0110;		   //CB
				default: ctrl <= 4'b0101;
			endcase
		endassign 	led = ctrl;		             //狀態(tài)輸出動作對應(yīng)的ledendmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計文件，并鍵入設(shè)計代碼。
3. 根據(jù)邏輯綜合并分配管腳，在本實驗中引腳分配如下：clk — C1，rst_n — L14，key—M7，led0~led3 — N13， M12， P12， M11
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 觀察輸出結(jié)果。

當(dāng)撥碼開關(guān)M7置1時，會按照ABCD按照10101001010101101010的順序正向循環(huán)。
當(dāng)撥碼開關(guān)M7置0時，會按照ABCD按照10100110010110011010的順序反向循環(huán)。
當(dāng)任一時刻，rst所連接的按鍵開關(guān)置0，則回到1010狀態(tài)，正向或反向則取決于此刻的M7值。