英特爾展示 3D 堆疊 CMOS 晶體管技術：在 60nm 柵距下實現 CFET

IT之家 12 月 10 日消息，由于當下摩爾定律放緩，堆疊晶體管概念重獲關注，IMEC （比利時微電子研究中心）于 2018 年提出了堆疊互補晶體管的微縮版 CFET 技術（IT之家注：即垂直堆疊互補場效應晶體管技術，業界認為 CFET 將取代全柵極 GAA 晶體管技術），英特爾和臺積電也都進行了跟進。

在今年的 IEEE 國際電子器件會議（IEDM 2023）上，英特爾展示了多項技術突破，并強調了摩爾定律的延續和演變。

首先，英特爾展示了其中 3D 堆疊 CMOS（互補金屬氧化物半導體）晶體管方面取得的突破。

簡單來說，研究人員通過將 3D 堆疊 CMOS 晶體管與背面供電和背面接觸相結合，實現了業界首次在縮小至 60 nm 的柵極間距下的 CFET。

此外，該公司還報告了最近在背面供電技術方面的研發突破的擴展路徑，如背面接觸（backside contacts），并且首次演示了在同一 300mm 晶圓上（相對于同一封裝而言）實現大規模集成硅晶體管和氮化鎵（GaN）晶體管。

英特爾這也是其面向未來節點的下一代晶體管擴展的突破性技術進展，從而再次延續了摩爾定律概念。

除了改善背面供電和采用新穎的二維通道材料外，英特爾還致力于實現到“2030 年將摩爾定律擴展到單個封裝中包含一萬億個晶體管”的目標。

最近，英特爾還宣布了其最新的工藝技術路線圖，強調了公司在持續擴展方面的創新，包括 PowerVia 背面供電，以及用于先進封裝的玻璃基板和 Foveros Direct 等方面，而這些技術預計將在本十年內投入生產。

英特爾表示，這凸顯了該公司在全柵晶體管領域的領導地位，并展示了該公司在 RibbonFET 之外的創新能力，從而使其進一步領先于競爭對手。

英特爾高級副總裁兼組件研究部總經理 Sanjay Natarajan 表示，“隨著我們進入 Angstrom 時代以及確定四年五個節點的目標，持續創新已經變得比以往任何時候都關鍵。在 IEDM 2023 上，英特爾展示了其在推動摩爾定律的研究進展方面所取得的進展，強調了我們為下一代移動計算提供進一步擴展和高效供電的能力?！?/span>

英特爾認為，他們已經超越了“四年五個節點”的目標，并確定了繼續使用背面供電技術進行晶體管擴展所需的關鍵研發領域：

英特爾 PowerVia 將在 2024 年具備生產條件，這是業界首次實現背面供電的案例。在 IEDM 2023 上，組件研究部門確定了中 PowerVia 之外延續和擴展背面供電技術的途徑，以及實現這些途徑所需的關鍵工藝進步。此外，這項工作還強調了使用背面接觸和其他新穎的垂直互連技術來實現更高效的器件堆疊。

在 IEDM 2022 上，英特爾專注于性能增強和構建可行的 300 毫米 GaN-on-silicon 晶圓路徑。今年，該公司正在推進硅和 GaN 的工藝集成。英特爾現在已經成功展示了一種名為“DrGaN”用于電源傳輸的高性能大規模集成電路解決方案。英特爾研究人員率先證明該技術性能良好，并且有可能使電力傳輸解決方案能夠跟上未來計算的功率密度和效率需求。

過渡金屬二硫屬化物（TMD）二維通道材料為縮小晶體管物理柵長度至 10nm 以下提供了獨特的機會。在 IEDM 2023 上，英特爾將演示高遷移率 TMD 晶體管的原型，包括 CMOS 的關鍵組成部分 NMOS（n 溝道金屬氧化物半導體）和 PMOS（p 溝道金屬氧化物半導體）。英特爾還展示了世界上第一個全柵極環繞（GAA）二維 TMD PMOS 晶體管，以及世界上第一個在 300 毫米晶圓上制造的二維晶體管。