跨越時(shí)鐘域

FPGA設(shè)計(jì)可以使用多個(gè)時(shí)鐘。每個(gè)時(shí)鐘在FPGA內(nèi)部形成一個(gè)“時(shí)鐘域”，如果在另一個(gè)時(shí)鐘域中需要在一個(gè)時(shí)鐘域中生成的信號(hào)，則需要格外小心。

跨時(shí)鐘域1-信號(hào)

跨時(shí)鐘域 2 - 標(biāo)志

另一個(gè)時(shí)鐘域的標(biāo)志

如果需要跨越時(shí)鐘域的信號(hào)只是一個(gè)脈沖（即它只持續(xù)一個(gè)時(shí)鐘周期），我們稱之為“標(biāo)志”。 以前的設(shè)計(jì)通常不起作用（標(biāo)志可能會(huì)丟失，或者看到時(shí)間過長，具體取決于所使用的時(shí)鐘的比例）。

我們?nèi)匀幌Ｍ褂猛狡鳎撏狡鬟m用于標(biāo)志。

訣竅是將標(biāo)志轉(zhuǎn)換為電平變化，這樣可以更容易地跨越時(shí)鐘域。

module Flag_CrossDomain(

    input clkA,

    input FlagIn_clkA,   // this is a one-clock pulse from the clkA domain

    input clkB,

    output FlagOut_clkB   // from which we generate a one-clock pulse in clkB domain

);

reg FlagToggle_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ FlagIn_clkA;  // when flag is asserted, this signal toggles (clkA domain)

reg [2:0] SyncA_clkB;

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};  // now we cross the clock domains

assign FlagOut_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);  // and create the clkB flag

endmodule

現(xiàn)在，如果您希望 clkA 域收到確認(rèn)（clkB 收到標(biāo)志），只需添加繁忙信號(hào)即可。

module FlagAck_CrossDomain(

    input clkA,

    input FlagIn_clkA,

    output Busy_clkA,

    input clkB,

    output FlagOut_clkB

);

reg FlagToggle_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ (FlagIn_clkA & ~Busy_clkA);

reg [2:0] SyncA_clkB;

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};

reg [1:0] SyncB_clkA;

always @(posedge clkA) SyncB_clkA <= {SyncB_clkA[0], SyncA_clkB[2]};

assign FlagOut_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);

assign Busy_clkA = FlagToggle_clkA ^ SyncB_clkA[1];

endmodule

跨越時(shí)鐘域 3 - 任務(wù)

在另一個(gè)時(shí)鐘域中完成任務(wù)

如果 clkA 域中有任務(wù)需要在 clkB 域中完成，則可以使用以下設(shè)計(jì)。

這是一種方法

module TaskAck_CrossDomain(

    input clkA,

    input TaskStart_clkA,

    output TaskBusy_clkA, TaskDone_clkA,

    input clkB,

    output TaskStart_clkB, TaskBusy_clkB,

    input TaskDone_clkB

);

reg FlagToggle_clkA, FlagToggle_clkB, Busyhold_clkB;

reg [2:0] SyncA_clkB, SyncB_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ (TaskStart_clkA & ~TaskBusy_clkA);

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};

assign TaskStart_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);

assign TaskBusy_clkB = TaskStart_clkB | Busyhold_clkB;

always @(posedge clkB) Busyhold_clkB <= ~TaskDone_clkB & TaskBusy_clkB;

always @(posedge clkB) if(TaskBusy_clkB & TaskDone_clkB) FlagToggle_clkB <= FlagToggle_clkA;

always @(posedge clkA) SyncB_clkA <= {SyncB_clkA[1:0], FlagToggle_clkB};

assign TaskBusy_clkA = FlagToggle_clkA ^ SyncB_clkA[2];

assign TaskDone_clkA = SyncB_clkA[2] ^ SyncB_clkA[1];

endmodule

下面是一個(gè)匹配的仿真波形